10:00 am - 10:50 am 반도체 산업 현황
10:50 am - 11:05 am Break
11:05 am - 12:15 pm 반도체 소자 구조 및 동작 원리
12:15 pm - 2:00 pm Lunch
2:00 pm - 3:10 pm 실리콘 칩 제작 공정
3:10 pm - 3:25 pm Break
3:25 pm - 4:50 pm 실리콘 칩 제작 공정

※ 연사정보

본 강의는 최신 반도체 제조 기술 중 하나인 3나노미터(3nm)급 공정을 기반으로 한 GAA(GateAll-Around) MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 소자에 대한 구조와 동작 이해를 중점으로 다룬다. 최근 발표된 연구 기술과 논문을 기반으로 반도체 소자의 연구 동향과 기술적인 이슈를 탐구한다.

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현재 전기 전자 산업에서 폭넓게 사용되고 있는 Silicon material의 경우, 낮은 가격으로 고순도의 Silicon을 제작할 수 있고 150mm부터 450mm까지 다양한 Size로 단결정 (Single Crystal)을 성장시킬 수 있다는 장점 때문에 반도체 산업에서 널리 사용되고 있다. 특히 Silicon wafer의 경우, 1916년 Czochralski에 의해 처음으로 단결정 성장 방법이 개발된 이후, 1982년 Vladimir V. Voronkov에 의해 점 결함의 거동 (behaviors of point defects, vacancies and self-interstitials)이 이론적으로 확립되면서 급속도로 그 사용 빈도가 높아지기 시작하였다. 이러한 Silicon wafer의 제작 방법은 크게 Ingot을 성장시키는 growing process와 얇은 원판 형태로 가공하는 wafering process로 나뉘어 설명할 수 있다. 본 강의에서는 Silicon ingot을 성장시키는 growing process와 Wafer의 형상 제어를 목적으로 하는 shaping process, Wafer 표면의 경면을 목적으로 평탄도를 제어하는 Polishing proces, 마지막으로 청정도 제어 목적의 Cleaning process를 포함하는 wafering process 설명을 통해 전반적인wafer 제조 process에 대한 이해를 높일 예정이다. 또한 Silicon wafer의 metrology 를 Crystal, Surface, Electrical, Contamination 관점에서 설명함으
로써 분석 방법 및 영역에 대한 포괄적 이해를 돕고자 한다.

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반도체 회로 패턴이 점점 미세화 되면서 반도체 소자를 형성하기 위한 공정 진행 방법 또한 점점 어려워지고 복잡해지고 있다. 특히 반도체 제품의 Pattern Shrinkage, SPT/DPT 공정의 확대, 구조변화 등에 따라 다양한 형태의 불량들이 발생할 뿐만 아니라 불량 Size 또한 더욱더 작아지고 있어 제조 공정 과정에서 발생되는 문제점을 빠르고 정확하게 확인할 수 있는 In-line 계측 기술에 대한 요구가 높아지고 있다. 본 강의에서는 반도체 제조 공정 과정에서 사용되는 Metrology & Inspection 분야의 중요 장치들의 기본적인 작동 원리와 종류를 알아보고, 각 장비들의 활용 사례를 통하여 공정상의 문제점 파악과 해결 방법들을 살펴보고, 향후 신제품 대응에 필요한 차세대 Metrology & Inspection Tools의 개발 Trend에 대해서 다루고자 한다.

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리소그래피(Lithography, 노광 공정)는 반도체 공정에서 회로를 구성하기 위한 밑그림을 그리는 단계로 반도체 소자의 집적도를 결정한다. 설계된 반도체 회로를 스캐너 등의 노광 장치를 이용해 웨이퍼 위에 도포한 감광제로 패턴을 전사해 구현하는 공정이다. 본 강의에서는 리소그래프 공정에 대한 기본 개념을 소개하고 마스크, OPC(Optical Proximity Correction), 스캐너 노광 장치, 감광제의 작동 원리를 설명하고 미세 패턴 형성을 위한 차세대 노광 기술에 대해 소개한다.

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반도체 소자의 고속화 및 고집적화에 따라 다층배선구조에 있어서 배선층수의 증가와 패턴의 미세화에 대한 요구가 여전히 높다. CMP (Chemical Mechanical Planarization)는 미세패턴을 형성하기 위한 노광장치의 Depth of focus가 작아지면서 광역평탄화를 실현하기 위해 도입되었는데, 현재는 STI, Cu damascene 등 패턴형성 및 TSV 같은 packaging 쪽에도 사용되고 있어 그 중요성이 나날이 커지고 있다. Cleaning은 Particle, Metal, Polymer, Organic contamination, Native Oxide 및 Damaged Layer 등과 같은 Wafer 상의 원하지 않는 물질들을 제거하여, Device Yield를 감소시키는 노광 불량, Gate Oxide 불량, 전기적 접촉저항 불량 및 배선의 단락 등과 같은 결함을 제어하는 모든 공정을 의미한다. 패턴 미세화에 따라 난이 도가 급격히 증대되어 패턴손상 없는 새로운 세정공정개발의 필요성이 커지고 있다. 본 강 의에서는 CMP 및 cleaning의 기본 개념과 필수 구성요소를 장비와 재료 측면에서 살펴보고, 차세대 CMP 및 cleaning의 방향에 대해서 다루고자 한다.

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Doping 및 Diffusion 공정 (Implantation, Annealing, Oxidation, Nitridation, Deposition)은 지난 50 년간 핵심 반도체 제조 기술로서 고성능 소자 제작을 위해 사용되어 왔으며, 현재도 새로운 기술로서 진화하고 있다. 본 중급 과정에서는 각 공정에 대한 기초, 심화, 응용에서부터 차세대 공정까지 폭넓게 다룰 예정이다. Ion implantation 에서는 목적, 장단점, Hardware 구성, Process 응용, Doping profile, Channeling, Defect, TED, 신기술에 대해 소개한다. Annealing 에서는 목적, 종류 (sRTA, fRTP, LSA), Activation, Junction 조절, 장비 종류 및 Hardware 구성에 대해 소개한다. Oxidation 에서는 산화 Kinetics, 산화막 물성, Defect/Charge, 다양한 산화 방식(Dry, Wet, Plasma, Radical)과 장비에 대한 소개가 이루어진다. Nitridation 에서는 방식(Thermal, Plasma)에 따른 N profile, 소자 특성, 장비에 대해 다룬다. Deposition (LPCVD, ALD) 에서는 증착 Kinetics, 분류 방식, 다양한 박막 종류 (Poly Si, SiO2, Si3N4, SiON, Metal) 및 공정 응용에 대해 소개할 예정이다.

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반도체 패키지란 전공정에서 만들어진 웨이퍼를 실제로 전자 제품 속에서 활용할 수 있는 반도체 소자로 만들어 주는 중요한 후공정 단계라고 볼 수 있다. 그렇기 때문에 반도체 패키지 기술은 우 리가 많이 사용하고 있는 스마트폰이나 웨어러블 등과 같은 IT분야 뿐만이 아닌 의료분야, 농업 분야 등 전자 기기가 사용되는 모든 산업 분야에 걸쳐 최종사용자의 기기 모양과 기능에 커다란 영 향을 끼치게 되는데, 전자 기기에 들어가는 반도체 소자가 고속, 저전력, 다기능화, 소형화 등이 요구됨에 따라 그를 뒷받침해 주는 반도체 패키지 기술의 중요성도 커지고 있다. 본 강의에서는 반도 체에서 패키지가 어떤 역할을 하는지 알아보고, Substrate를 이용해서 만들어지는 일반적인 반도체 패키지 공정과 flip chip, WLCSP 등의 웨이퍼 레벨 패키지 기술에 대해서도 소개한다. 더불어, TSV를 비롯한 3D 적층 패키지 기술에 대해서 장단점을 논의하고, 최신 패키지 기술 trend 등을 주로 다루게 될 것이다.

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최근 반도체 산업은 초고속, 저전력, 고집적 등 메모리 소자의 성능을 향상시키기 위한 방향으로 연구 개발을 활발하게 추진하고 있습니다. 반도체 소자를 실제로 구현하고 제품으로 만들어내는 반도체 제조 공정은 이를 위해 새로운 기술 및 소재의 개발과 함께 기존 소자의 구조를 개선하는 등의 다양한 연구를 병행하고 있습니다.본 강의는 Thin Film 공정의 기본 개념 및 용어와 함께 해당 공정의 증착 방법, 각 증착 물질의 특징과 장단점에 대해 이해하고 이를 바탕으로 특히, Dielectric, Metal 물질 별 응용 사례를 파악하여 Thin Film 공정에 대한 이해도를 높이는 과정입니다.

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최근 반도체 집적도가 증가하면서 Patterning 공정에 대한 난이도 역시 급격히 증가하고 있다. 특히 2D 및 3D Patterning을 모두 담당하는 Etching 공정의 중요성은 그 어느 때 보다도 높아진 상황이다. 본 강의에서는 Etching process를 구현하는데 필수적인 Plasma physics 및 engineering을 소개하고, 기본적인 Etching mechanism 및 주요 물질 별 Etching chemistry, 차세대 Etching 기술 트렌드 등을 조망하고자 한다.

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10:00 am -10:50 am 반도체 산업 현황
10:50 am - 11:05 am Break
11:05 am - 12:15 am 반도체 소자 구조 및 동작 원리
12:15 am – 2:00 pm Lunch
2:00 pm -3:10 pm 실리콘 칩 제작 공정
3:10 pm - 3:25 pm Break
3:25 pm - 4:35 pm 실리콘 칩 제작 공정
4:35 pm - 4:50 pm Adjourn

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VLSI 기술로 대표되는 반도체 공정 기술에 대하여 다루고자 한다. 전체적인 반도체 기술의 분야와 각각의 관계에 대해서 설명하고 이를 바탕으로 공정 집적 기술에 대하여 설명하면서 각각의 단위공정이 어떻게 적용되는지를 밝히고자 한다. 마지막으로 현재 상용화되어 있는 multiple-gate MOSFET의 공정에 대해서도 간단하게 다루고자 한다.

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현재 전기 전자 산업에서 폭넓게 사용되고 있는 Silicon material의 경우, 낮은 가격으로 고순도의 Silicon을 제작할 수 있고 150mm부터 450mm까지 다양한 Size로 단결정 (Single Crystal)을 성장시킬 수 있다는 장점 때문에 반도체 산업에서 널리 사용되고 있다.
특히 Silicon wafer의 경우, 1916년 Czochralski에 의해 처음으로 단결정 성장 방법이 개발된 이후, 1982년 Vladimir V. Voronkov에 의해 점 결함의 거동 (behaviors of point defects, vacancies and self-interstitials)이 이론적으로 확립되면서 급속도로 그 사용 빈도가 높아지기 시작하였다. 이러한 Silicon wafer의 제작 방법은 크게 Ingot을 성장시키는 growing process와 얇은 원판 형태로 가공하는 wafering process로 나뉘어 설명할 수 있다.
본 강의에서는 Silicon ingot을 성장시키는 growing process와 Wafer의 형상 제어를 목적으로 하는 shaping process, Wafer 표면의 경면을 목적으로 평탄도를 제어하는 Polishing process, 마지막으로 청정도 제어 목적의 Cleaning process를 포함하는 wafering process 설명을 통해 전반적인 wafer 제조 process에 대한 이해를 높일 예정이다.
또한 Silicon wafer의 metrology를 Crystal, Surface, Electrical, Contamination 관점에서 설명함으로써 분석 방법 및 영역에 대한 포괄적 이해를 돕고자 한다.

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리소그래피(Lithography, 노광 공정)는 반도체 공정에서 회로를 구성하기 위한 밑그림을 그리는 단계로 반도체 소자의 집적도를 결정한다. 설계된 반도체 회로를 스캐너 등의 노광 장치를 이용해 웨이퍼 위에 도포한 감광제로 패턴을 전사해 구현하는 공정이다. 본 강의에서는 리소그래프 공정에 대한 기본 개념을 소개하고 마스크, OPC(Optical Proximity Correction), 스캐너 노광 장치, 감광제의 작동 원리를 설명하고 미세 패턴 형성을 위한 차세대 노광 기술에 대해 소개한다.

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Doping 및 Diffusion 공정 (Implantation, Annealing, Oxidation, Nitridation, Deposition)은 지난 50 년간 핵심 반도체 제조 기술로서 고성능 소자 제작을 위해 사용되어 왔으며, 현재도 새로운 기술로서 진화하고 있다. 본 중급 과정에서는 각 공정에 대한 기초, 심화, 응용에서부터 차세대 공정까지 폭넓게 다룰 예정이다. Ion implantation 에서는 목적, 장단점, Hardware 구성, Process 응용, Doping profile, Channeling, Defect, TED, 신기술에 대해 소개한다. Annealing 에서는 목적, 종류 (sRTA, fRTP, LSA), Activation, Junction 조절, 장비 종류 및 Hardware 구성에 대해 소개한다. Oxidation 에서는 산화 Kinetics, 산화막 물성, Defect/Charge, 다양한 산화 방식(Dry, Wet, Plasma, Radical)과 장비에 대한 소개가 이루어진다. Nitridation 에서는 방식(Thermal, Plasma)에 따른 N profile, 소자 특성, 장비에 대해 다룬다. Deposition (LPCVD, ALD) 에서는 증착 Kinetics, 분류 방식, 다양한 박막 종류 (Poly Si, SiO2, Si3N4, SiON, Metal) 및 공정 응용에 대해 소개할 예정이다.

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반도체 소자의 고속화 및 고집적화에 따라 다층배선구조에 있어서 배선층수의 증가와 패턴의 미세화에 대한 요구가 여전히 높다. CMP (Chemical Mechanical Planarization)는 미세패턴을 형성하기 위한 노광장치의 Depth of focus가 작아지면서 광역평탄화를 실현하기 위해 도입되었는데, 현재는 STI, Cu damascene 등 패턴형성 및 TSV 같은 packaging 쪽에도 사용되고 있어 그 중요성이 나날이 커지고 있다. Cleaning은 Particle, Metal, Polymer, Organic contamination, Native Oxide 및 Damaged Layer 등과 같은 Wafer 상의 원하지 않는 물질들을 제거하여, Device Yield를 감소시키는 노광 불량, Gate Oxide 불량, 전기적 접촉저항 불량 및 배선의 단락 등과 같은 결함을 제어하는 모든 공정을 의미한다. 패턴 미세화에 따라 난이 도가 급격히 증대되어 패턴손상 없는 새로운 세정공정개발의 필요성이 커지고 있다. 본 강 의에서는 CMP 및 cleaning의 기본 개념과 필수 구성요소를 장비와 재료 측면에서 살펴보고, 차세대 CMP 및 cleaning의 방향에 대해서 다루고자 한다.

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최근 반도체 집적도가 증가하면서 Patterning 공정에 대한 난이도 역시 급격히 증가하고 있다. 특히 2D 및 3D Patterning을 모두 담당하는 Etching 공정의 중요성은 그 어느 때 보다도 높아진 상황이다. 본 강의에서는 Etching process를 구현하는데 필수적인 Plasma physics 및 engineering을 소개하고, 기본적인 Etching mechanism 및 주요 물질 별 Etching chemistry, 차세대 Etching 기술 트렌드 등을 조망하고자 한다.

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반도체 Device의 고집적화, 고성능화가 급속히 진행됨에 따라 Memory & Logic Devices를 구현하기 위한 공정의 난이도는 급격히 증가되었으며, 그 중 Thin Film Deposition 공정은 그 활용도가 증대되어, 특성 확보 막에서 희생 막까지 그 목적과 활용도가 복잡, 다양화되고, 미세화되어 가고 있다. 또한 Device 제조에 있어서 Metal / Dielectric Thin Film 공정의 비중이 크게 증대됨에 따라, 효율적이고 신뢰성 있는 Thin Film 공정의 확보가 필수적인 요소가 되고 있다. 본 강의에서는 Thin Film Deposition에 대한 Overview로써 증착 방법, 각 Layer의 역할, Device 적용 시 문제점, 그리고 다양한 Thin Film Scheme에 대한 비교, 분석 및 차세대 박막의 방향을 언급함으로써 전반적인 공정에 대한 이해를 증진하고, Thin Film Deposition 개발 방향의 이해도를 증진하고자 한다.

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반도체 패키지란 일반적으로 전공정에서 실리콘에 형성된 회로를 외부로 연결해주고 보호해줄 수 있도록 하는 후공정 단계이다. 반도체가 발전 할수록 더욱 빠르게 동작하고, 다양한 분야에 활용함으로 인해 열방출에 대한 성능과 고 신뢰성을 요구하게 되었다. 최근 AI의 성장을 위해서는 패키지의 발전도 같이 이루어져야 한다는 목소리가 커지고 있다. 이제는 패키지가 외부로 전기적, 기계적 연결하고 열방출, 반도체의 보호에 대한 역할 뿐만 아니라 반도체 회로 소형화의 한계로 패키지에 고속화, 다기능화, 저전력 등의 기능을 요구 하고 있다. 이에 발맞추어 실리콘 관통 적극을 이용하여 HBM(High Band width) 메모리가 등장하고 있으며 이종 칩을 연결하여 새로운 시스템 인 패키지가 만들어지고 있기도 하다. 점점 패키지의 역할이 중요해지고 있는 시점에 맞추어 본 강의에서는 반도체 패키지가 어떤 역할을 하는지 앞으로의 Trend를 소개하고, Substrate를 이용한 일반적인 반도체 패키지 공정과 새로운 시장을 위해 적용되고 있는 flip chip 및 웨이퍼 레벨 패키지 기술 실리콘 관통 전극(TSV)를 이용한 3D 적층 패키지 기술과 이종 칩 연결 기술에 대해 소개하고자 한다.

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반도체 회로 패턴이 점점 미세화 되면서 반도체 소자를 형성하기 위한 공정 진행 방법 또한 점점 어려워지고 복잡해지고 있다. 특히 반도체 제품의 Pattern Shrinkage, SPT/DPT 공정의 확대, 구조변화 등에 따라 다양한 형태의 불량들이 발생할 뿐만 아니라 불량 Size 또한 더욱더 작아지고 있어 제조 공정 과정에서 발생되는 문제점을 빠르고 정확하게 확인 할 수 있는 In-line 계측 기술에 대한 요구가 높아지고 있다. 본 강의에서는 반도체 제조 공정 과정에서 사용되는 Metrology & Inspection 분야의 중요 장치들의 기본적인 작동 원리와 종류를 알아보고, 각 장비들의 활용 사례를 통하여 공정상의 문제점 파악과 해결 방법들을 살펴보고, 향후 신제품 대응에 필요한 차세대 Metrology & Inspection Tools의 개발 Trend에 대해서 다루고자 한다.

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Competition in the semiconductor industry is becoming fiercer and advanced package technology has become important for achieving low-power and high performance computing. As the Moore’s law reach the limitation, Si fabrication process need extremely high cost solutions such as multiple patterning and EUV (Extreme Ultra-Violet) lithography. In spite of high cost Si fabrication process, chip size is increased over the reticle size limit by adding more and more functional blocks for high performance computing. In particular, with the continuous demand for higher performance and capacity in memory products, the amount of data created, processed, stored and transferred is increasing tremendously. In order to overcome these challenges, advanced package based on RDL (Re-Distribution Layer), flip chip bonding, and TSV (Through Silicon Via) have been actively used for heterogeneous integration in electronic packages since the past decade. The heterogeneous integration and chiplet has been attracting a lot of attention since it enables higher bandwidth with low power consumption at reduced cost. 2.5D Si interposer architecture has been widely used for horizontal interconnection between logic to logic and logic to high bandwidth memory integration. 3D stacking architecture is for vertical interconnections enabling small form factor, increasing signal speed, reducing power consumption and power dissipation. In this talk, recent advanced package technology and key roadmap in Samsung Electronics will be shared for mobile and AI/HPC product.

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Co-Packaged Optics is the combination of photonic integrated circuits and electronic circuits at a system packaging level. The essential need is to get light in and out of the system, usually from optical fibers, with the least losses and ease of manufacturing. Photonic integrated circuits (PICs) are fabricated in CMOS semiconductor fabrication facilities, which allows manufacturers to take advantage of the large installed base of tools and processes. However, electronic packaging is currently not equipped to handle the challenges associated with packaging advanced photonic devices. In this presentation we explore some of these challenges for optical coupling such as sub-micron alignment tolerances, sensitivity to temperature variations, optical losses, and a lack of standards. The end objective is to have optical coupling look like electronic coupling. At NYCREATES/AIM Photonics, we have learned that the best results are obtained when the PIC manufacturing and packaging processes are co-designed to better achieve low-loss coupling, particularly between photonic integrated circuits and other elements in the system. A complete “end-to-end” approach includes customizing the PIC process, wafer manufacturing including interposers and heterogeneous integration, electronic photonic design automation, and electronic-photonic test, assembly and packaging capabilities. A complete approach will lead to reliable and affordable solutions that will ensure the manufacturing-readiness of this critical technology for decades to come.

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Rapid growth of generative AI at this moment has never been experienced for a few decades and it makes surprising impact to human experience and semiconductor industry as well. High bandwidth memory (HBM) which started from memory solution for high-end graphic applications has being emerged as a key driver accelerating the growth of AI industry due to remarkable advantages on the smaller latency between memory and GPU.

SK hynix has been the pioneer of HBM in all of history and firstly wrote a new record by the world-first development of HBM package in 2013. More remarkable footprint in the HBM history was the world-first adoption of the mass reflow bonding and molded underfill (MR-MUF) technology to the HBM 4Hi and 8Hi in 201, which nobody has never tried due to its notorious difficulties of process and material technologies. In this effort, SK hynix is providing a state-of-the-art of HBM products with highest memory bandwidth and memory capacity, highest power efficiency, and superior thermal dissipation ability and its package technology is a core competency leading the memory renaissance in the post-pandemic era.

In align with HBM technology innovation, there are continuous changes in 2.5D system-in-package (SiP) in order to improve the memory bandwidth and accommodate higher memory capacity. There has been many different types of proxy package structure to assure the HBM quality and reliability but it is obviously not certain whether HBM package can guarantee all the possible quality and reliability risks due to many possible changes of HBM and SiP packages in the future. In this paper, we would like to introduce several ways to evaluate the thermal and electrical characteristics of HBM and its package reliability.

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The AI era has arrived and to enable and perpetuate it, the semiconductor advanced packaging (AP) industry needs to innovate in a torrid pace to keep in tandem the exponential growth of the Gen AI computing power.
Rising to the challenge, ASMPT has been leveraging its first mover market position in advanced packaging to continue innovating its end-to-end solutions to scale with the latest packaging architecture with the most demanding chiplet interconnects and heterogeneous integration formats.
Going forward, the AP industry shall undergo a “Power of N” transformation where interconnect pitch shall shrink rapidly along with thinner and bigger package formats, demanding new technologies in materials, process and equipment signaling a need for a complete and robust ecosystem to evolve for Gen AI to continue scaling.

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As artificial intelligence (AI) continues to advance, the demand for high-performance computing has never been greater. Advanced packaging technologies play a pivotal role in meeting these demands by enhancing the performance, power efficiency, and integration density. This presentation explores the impact of various advanced packaging solutions, including 2.5D with Si interposers, 2.3D with RDL interposers, and 3D packaging technologies, on the development and optimization of AI systems.
We will delve into the specifics of 2.5D packaging, where Si interposers enable the integration of heterogeneous dies side by side, allowing for high-bandwidth communication and reduced latency. The presentation will also cover 2.3D packaging with RDL interposers, which offer a cost-effective alternative by utilizing advanced RDL processes to achieve similar benefits as 2.5D, but with potentially lower manufacturing complexity and cost.
Furthermore, we will examine 3D advanced packaging technology, which stacks dies vertically to further enhance integration density and performance. This approach not only maximizes space efficiency but also minimizes interconnect lengths, leading to significant improvements in speed and power consumption which are critical factors for AI applications.
Through a comprehensive analysis, this presentation will highlight how these advanced packaging technologies contribute to the acceleration of AI innovation, enabling more powerful, efficient, and compact AI packaging solutions.

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Big data, artificial intelligence (AI), and high-performance computing (HPC) underscore the critical importance of advanced packaging technologies. Over the past decade, significant progress in 2.5D and 3D heterogeneous integration has led to notable improvements in I/O capacity, performance, cost efficiency, power consumption, and signal speeds for large-scale data processing. 

In particular, 2.5D semiconductor packaging technologies such as EMIB and CoWoS are crucial for increasing I/O connections while reducing the interconnect length between logic and memory components, thereby enhancing performance and reducing latency. 

However, FCBGA substrates used in AI/HPC packaging face considerable technical challenges. These substrates often need to be larger than 100mm x 100mm and consist of more than 20 layers. Furthermore, incorporating advanced technologies like silicon capacitor embedding and bridge integration into large-body FCBGA substrates presents additional hurdles as the industry moves towards next-generation packaging solutions. 

This presentation thoroughly explores the latest technology trends in FCBGA substrates.

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As the demand for higher performance, greater miniaturization, and improved thermal management continues to grow in the electronics industry, advanced packaging technologies are becoming increasingly critical. Glass substrates are emerging as a key material in this domain, offering unique advantages over conventional organic and silicon-based substrates. This talk explores the present and future potential of glass substrates in advanced packaging, focusing on their electrical, thermal, and mechanical properties that make them suitable for next-generation semiconductor devices.
It will also highlight recent innovations in glass substrate manufacturing, such as through-glass vias (TGVs) and surface modification techniques, which enhance the performance and reliability of electronic components.

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