본 강의는 반도체 분야의 기초 이해를 목표로 하며, 크게 세 가지 핵심 주제로 구성되어 있다.

1) 반도체 기술 및 산업의 발전 과정을 살펴보고, 이를 바탕으로 현재 반도체 산업의 동향과 중요성을 이해하는 것을 목표로 한다.
2) 반도체 재료의 특성과 반도체 소자의 기본적인 동작 원리를 정성적인 관점에서 이해하는 것을 목표로 한다.
3) 반도체 소자 및 IC 칩 제작에 필요한 주요 단위공정기술 및 집적공정기술의 기초에 대해 이해하는 것을 목표로 한다.

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본 강의는 최신 반도체 제조 기술 중 하나인 3나노미터(3nm)급 공정을 기반으로 한 GAA(Gate-All-Around) MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 소자에 대한 구조와 동작 이해를 중점으로 다룹니다. 최근 발표된 연구 기술과 논문을 기반으로 반도체 소자의 연구 동향과 기술적인 이슈를 탐구합니다.

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본 강의에서는 Silicon ingot을 성장시키는 growing process와 Wafer의 형상 제어를 목적으로 하는 shaping process, Wafer 표면의 경면을 목적으로 평탄도를 제어하는 Polishing proces, 마지막으로 청정도 제어 목적의 Cleaning process를 포함하는 wafering process 설명을 통해 전반적인 wafer 제조 process에 대한 이해를 높일 예정이다.
또한 Silicon wafer의 metrology 를 Crystal, Surface, Electrical, Contamination 관점에서 설명함으로써 분석 방법 및 영역에 대한 포괄적 이해를 돕고자 한다.

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반도체 소자의 고속화 및 고집적화에 따라 다층배선구조에 있어서 배선층수의 증가와 패턴의 미세화에 대한 요구가 여전히 높다. CMP (Chemical Mechanical Planarization)는 미세패턴을 형성하기 위한 노광장치의 Depth of focus가 작아지면서 광역평탄화를 실현하기 위해 도입되었는데, 현재는 STI, Cu damascene 등 패턴형성 및 TSV 같은 packaging 쪽에도 사용되고 있어 그 중요성이 나날이 커지고 있다. Cleaning은 Particle, Metal, Polymer, Organic contamination, Native Oxide 및 Damaged Layer 등과 같은 Wafer 상의 원하지 않는 물질들을 제거하여, Device Yield를 감소시키는 노광 불량, Gate Oxide 불량, 전기적 접촉저항 불량 및 배선의 단락 등과 같은 결함을 제어하는 모든 공정을 의미한다. 패턴 미세화에 따라 난이 도가 급격히 증대되어 패턴손상 없는 새로운 세정공정개발의 필요성이 커지고 있다. 본 강 의에서는 CMP 및 cleaning의 기본 개념과 필수 구성요소를 장비와 재료 측면에서 살펴보고, 차세대 CMP 및 cleaning의 방향에 대해서 다루고자 한다.

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리소그래피(Lithography, 노광 공정)는 반도체 공정에서 회로의 ‘밑그림’을 웨이퍼에 정밀하게 그려 넣는 핵심 단계이다. 설계된 회로 패턴은 스캐너 등의 노광 장비를 통해 웨이퍼 표면에 도포된 감광제(포토레지스트) 위에 빛으로 전사되며, 이 과정의 반복을 통해 실제 반도체 회로를 형성한다. 본 강의에서는 리소그래피 공정의 기본 원리와 역사적 발전, 광원 및 렌즈 시스템, 포토레지스트의 종류와 특성, 노광 장비의 구성과 작동 원리, 그리고 해상도 향상을 위한 최신 기술까지 단계별로 설명한다. 이를 통해 리소그래피 공정의 핵심 개념을 이해하고, 미래 반도체 기술 발전에 필요한 기초 역량을 갖추는 데 기여할 수 있다.

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Doping 및 Diffusion 공정 (Implantation, Annealing, Oxidation, Nitridation, Deposition)은 지난 50 년간 핵심 반도체 제조 기술로서 고성능 소자 제작을 위해 사용되어 왔으며, 현재도 새로운 기술로서 진화하고 있다. 본 중급 과정에서는 각 공정에 대한 기초, 심화, 응용에서부터 차세대 공정까지 폭넓게 다룰 예정이다. Ion implantation 에서는 목적, 장단점, Hardware 구성, Process 응용, Doping profile, Channeling, Defect, TED, 신기술에 대해 소개한다. Annealing 에서는 목적, 종류 (sRTA, fRTP, LSA), Activation, Junction 조절, 장비 종류 및 Hardware 구성에 대해 소개한다. Oxidation 에서는 산화 Kinetics, 산화막 물성, Defect/Charge, 다양한 산화 방식(Dry, Wet, Plasma, Radical)과 장비에 대한 소개가 이루어진다. Nitridation 에서는 방식(Thermal, Plasma)에 따른 N profile, 소자 특성, 장비에 대해 다룬다. Deposition (LPCVD, ALD) 에서는 증착 Kinetics, 분류 방식, 다양한 박막 종류 (Poly Si, SiO2, Si3N4, SiON, Metal) 및 공정 응용에 대해 소개할 예정이다.

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최근 반도체 집적도가 증가하면서 Patterning 공정에 대한 난이도 역시 급격히 증가하고 있다. 특히 2D 및 3D Patterning을 모두 담당하는 Etching 공정의 중요성은 그 어느 때 보다도 높아진 상황이다. 본 강의에서는 Etching process를 구현하는데 필수적인 Plasma physics 및 engineering을 소개하고, 기본적인 Etching mechanism 및 주요 물질 별 Etching chemistry, 차세대 Etching 기술 트렌드 등을 조망하고자 한다.

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최근 반도체 산업은 초고속, 저전력, 고집적 등 메모리 소자의 성능을 향상시키기 위한 방향으로 연구 개발을 활발하게 추진하고 있습니다. 반도체 소자를 실제로 구현하고 제품으로 만들어내는 반도체 제조 공정은 이를 위해 새로운 기술 및 소재의 개발과 함께 기존 소자의 구조를 개선하는 등의 다양한 연구를 병행하고 있습니다.
본 강의는 Thin Film 공정의 기본 개념 및 용어와 함께 해당 공정의 증착 방법, 각 증착 물질의 특징과 장단점에 대해 이해하고 이를 바탕으로 특히, Dielectric, Metal 물질 별 응용 사례를 파악하여 Thin Film 공정에 대한 이해도를 높이는 과정입니다.

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반도체 회로 패턴이 점점 미세화 되면서 반도체 소자를 형성하기 위한 공정 진행 방법 또한 점점 어려워지고 복잡해지고 있다. 특히 반도체 제품의 Pattern Shrinkage, SPT/DPT 공정의 확대, 구조변화 등에 따라 다양한 형태의 불량들이 발생할 뿐만 아니라 불량 Size 또한 더욱더 작아지고 있어 제조 공정 과정에서 발생되는 문제점을 빠르고 정확하게 확인할 수 있는 In-line 계측 기술에 대한 요구가 높아지고 있다. 본 강의에서는 반도체 제조 공정 과정에서 사용되는 Metrology & Inspection 분야의 중요 장치들의 기본적인 작동 원리와 종류를 알아보고, 각 장비들의 활용 사례를 통하여 공정상의 문제점 파악과 해결 방법들을 살펴보고, 향후 신제품 대응에 필요한 차세대 Metrology & Inspection Tools의 개발 Trend에 대해서 다루고자 한다.

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반도체 패키지란 일반적으로 전공정에서 실리콘에 형성된 회로를 외부로 연결해주고 보호해줄 수 있도록 하는 후공정 단계이다. 반도체가 발전 할수록 더욱 빠르게 동작하고, 다양한 분야에 활용함으로 인해 열방출에 대한 성능과 고 신뢰성을 요구하게 되었다. 최근 AI의 성장을 위해서는 패키지의 발전도 같이 이루어져야 한다는 목소리가 커지고 있다. 이제는 패키지가 외부로 전기적, 기계적 연결하고 열방출, 반도체의 보호에 대한 역할 뿐만 아니라 반도체 회로 소형화의 한계로 패키지에 고속화, 다기능화, 저전력 등의 기능을 요구 하고 있다. 이에 발맞추어 실리콘 관통 적극을 이용하여 HBM(High Band width) 메모리가 등장하고 있으며 이종 칩을 연결하여 새로운 시스템 인 패키지가 만들어지고 있기도 하다. 점점 패키지의 역할이 중요해지고 있는 시점에 맞추어 본 강의에서는 반도체 패키지가 어떤 역할을 하는지 앞으로의 Trend를 소개하고, Substrate를 이용한 일반적인 반도체 패키지 공정과 새로운 시장을 위해 적용되고 있는 flip chip 및 웨이퍼 레벨 패키지 기술 실리콘 관통 전극(TSV)를 이용한 3D 적층 패키지 기술과 이종 칩 연결 기술에 대해 소개하고자 한다.

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10:00 am -10:50 am 반도체 산업 현황
10:50 am - 11:05 am Break
11:05 am - 12:15 am 반도체 소자 구조 및 동작 원리
12:15 am - 2:00 pm Lunch
2:00 pm - 3:10 pm 실리콘 칩 제작 공정
3:10 pm - 3:25 pm Break
3:25 pm - 4:35 pm 실리콘 칩 제작 공정

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최근 반도체 산업은 초고속, 저전력, 고집적 등 메모리 소자의 성능을 향상시키기 위한 방향으로 연구 개발을 활발하게 추진하고 있습니다. 반도체 소자를 실제로 구현하고 제품으로 만들어 내는 반도체 제조 공정은 웨이퍼 제조부터 패키징까지의 모든 단계를 포함하며 기술 혁신을 통한 반도체 칩 성능의 극대화를 위해 새로운 소재 도입 및 장비 개발과 함께 기존 소자의 구조를 개선하는 등의 다양한 방면으로 연구를 병행하고 있습니다.
본 강의는 먼저 반도체 산업의 특징 및 글로벌 반도체 산업 생태계 동향 파악과 함께 웨이퍼 위에 회로를 새기는 과정인 전공정 (Front-end Process), 완성된 칩을 보호하고 테스트하는 과정인 후공정 (Back-end Process) 을 포함한 반도체 제조 공정의 전반적인 내용에 대해 간단하게 살펴보고 이후 Thin Film 공정의 기본 개념 및 용어와 함께 해당 공정의 증착 방법, 각 증착 물질의 특징과 장단점에 대해 이해하고 이를 바탕으로 특히, Dielectric, Metal 물질별 응용 사례를 파악하여 Thin Film 공정에 대한 이해도를 높이는 과정입니다.

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최근 반도체 집적도가 증가하면서 Patterning 공정에 대한 난이도 역시 급격히 증가하고 있다. 특히 2D 및 3D Patterning을 모두 담당하는 Etching 공정의 중요성은 그 어느 때 보다도 높아진 상황이다.
본 강의에서는 Etching process를 구현하는데 필수적인 Plasma physics 및 engineering을 소개하고, Etching mechanism 및 주요 물질 별 Etching chemistry, 차세대 Etching 기술 트렌드 등을 조망하고자 한다.

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Rapidly evolving progress of AI and HPC has significantly increased computational and memory needs such as higher performance, lower power consumption, and wider memory bandwidth with reduced latency. An end application of AI/HPC comes down to Datacenter construction. Meeting the challenge of delivering this processing power in the datacenter requires systematic innovation from the device to the datacenter level. It starts with integrating highly optimized, domain-specific accelerators which should be integrated into advanced 2.5D and 3.5D packaging that minimize losses and power for high-speed communication while taking advantage of workload power management. AI computing introduces significant challenges for energy consumption and thermal management. Power delivery network is crucial for CPU, GPU and NPU power and performance of which solution can be DTC, IVR, mtal-insulator-metal (MIM) capacitor and thin film inductor, backside power rail, etc..  While Moore’s law has continued to yield transistor scaling necessary for these applications, the ever growing demand from models for AI training and inference pushes Si scaling in conjunction with the advent of advanced interconnects via disaggregation and reaggregation of chips in advanced packaging.  
We will discuss with examples and the challenges of utilizing packaging elements to their full potential and discuss how co-optimization is crucial to achieving the best results for any given set of system requirements and constraints.

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Advanced semiconductor packaging is now central to enabling continued performance scaling as conventional transistor scaling slows. This seminar introduces cutting-edge trends in advanced packaging, including 2.5D and 3D integration, fan-out wafer-level packaging, chiplet-based architectures, and glass interposers for optical I/O in AI and HPC systems. These technologies offer enhanced performance, form factor reduction, and system-level integration capabilities critical for future computing platforms.
Leveraging prior industry experience, this talk highlights real-world applications and challenges in designing and qualifying advanced SoC packages. Examples include CoWoS-based AI chip packaging, hybrid bonding techniques, and thermal design optimization for high-power systems.
As packaging structures become increasingly complex, reliability emerges as a critical bottleneck. The seminar explores major failure mechanisms such as thermal-mechanical fatigue, electromigration, interfacial delamination, and Through Glass Via (TGV) degradation. Reliability analysis methods including FEA-based stress modeling, time-to-failure prediction, and advanced failure diagnostics will be introduced.
By combining packaging innovation with reliability engineering, the talk aims to provide a comprehensive perspective on the technological and practical issues that must be addressed to enable robust, high-performance semiconductor systems in the AI and data-driven era.

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As the AI era progresses, semiconductor devices are increasingly adopting 3D architectures to boost performance and power efficiency. At the same time, system technology co-optimization (STCO) is advancing through the use of chiplets and advanced wafer-level packaging. As the industry integrates more chips into chiplets, the size of interposers continues to grow. However, wafer-level packaging faces limitations in accommodating large interposers due to the constraints of 300mm wafer shapes and temporary carriers.
This trend is driving a shift toward panel-level packaging (PLP) to support higher packaging unit counts. Despite its potential, PLP still faces significant challenges—particularly in terms of process development and process control.
This paper explores the technical trends in panel-level packaging, focusing on the current challenges and potential solutions related to process control.

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Abstract - Heterogenous integration and advanced packaging is behind the technology that is enabling today’s AI and high-performance computing. This is done through complex architecture that utilizes platforms including microbumps, through silicon vias (TSV), high density fanout and hybrid bonding (HB). The integration of chiplets using any combination of these technologies is allowing the industry to extend the Moore’s law and overcome limitations of the Von Neumann architecture. Hybrid bonding is an especially appealing technology that helps improve power and performance (higher I/O density), as well as thermal management. Sub-10 ㎛pitch die-to-wafer (D2W) HB is already in production1) for 3DIC and the industry working on HB technology for High Bandwidth Memory as well2). However, there are continuous challenges for D2W that require new innovation in both processing and metrology & inspection (M&I), and also unique challenges for both logic and memory applications specific to its integration. The presentation will discuss how logic and memory HB technologies are different and what process and M&I technologies are needed to facilitate HVM of the HB technology across different applications. Process challenges including low temperature bonding, die warpage management and dicing will be discussed, while M&I challenges include the transition to e-beam technology for HB enablement.

1) R. Agarwal et al., “3D Packaging for Heterogeneous Integration”, IEEE ECTC, July 2022
2) Lee et al., “A Study on D2W Cu Bonding Technology for HBM Multi-die Stacking”, IEEE ECTC, May 2024

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The ongoing miniaturization and increased integration density in electronic circuit systems, particularly in advanced technologies such as DRAMs for Through-Silicon Via (TSV) and High Bandwidth Memory (HBM), have elevated thermal management to a critical challenge in microelectronic packaging. The functional performance, operational lifespan, and reliability of electronic devices fundamentally depend on efficient thermal dissipation. As power densities escalate, enhancing the thermal conductivity of EMCs has become imperative for effective heat removal from increasingly complex electronic components. Consequently, research efforts focused on developing epoxy resins with superior thermal conductivity and identifying appropriate high-conductivity fillers represent the most viable approaches to addressing thermal management challenges in contemporary microelectronic systems.
Recently, we have successfully developed a high-performance epoxy molding compound (EMC) that solves critical thermal management challenges in advanced microelectronic packaging applications. Not only do these compounds provide extremely safe protection of integrated circuits from moisture, mobile ion contaminants and adverse environmental conditions, including temperature fluctuations, humidity and mechanical stress, but the enhanced thermal and mechanical properties of EMC formulations address the heat dissipation requirements of advanced technologies such as small electronic circuit systems, especially TSV and HBM applications.

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