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기술

등록안내

Registration

등록이 정원 마감되었습니다. 모집정원 선착순 마감으로 사전등록 및 현장등록이 불가하니 참고하여 주시기 바랍니다.

 

[사전등록]

  • SEMI 회원사: 165,000원
  • 비회원사/학생: 198,000원

[현장등록]

  • SEMI 회원사/비회원사: 220,000

 

※  상기 가격은 부가세 포함 가격입니다.

Registration
대한민국 패키징기술교육 기술

OVERVIEW

  • 교육명: SEMI 반도체패키징기술교육 2024
  • 일정: 2024년 6월 12일(수) 오전 9시 - 오후 5시
  • 장소: 수원컨벤션센터 203호
  • 주최: SEMI Korea
  • 대상: 패키징 관련 경력 5년 이상 엔지니어 
     

NOTICE

  • 교육내용 및 순서는 강사 사정에 의하여 임의로 변경될 수 있습니다.
  • 본 교육은 고용노동부 환급과정이 아닙니다.
  • 등록비에는 교재비가 포함되어 있으며 교육 당일 교재를 현장에서 수령하실 수 있습니다.
  • 중식이 제공되며, 주차비는 지원하지 않습니다.
  • 참석확인증은 교육 종료 이후 통합등록페이지(www.semikoreaevent.org)에서 사후설문조사를 완료하시면 직접 다운로드 받으실 수 있습니다.
     

NOTICE

TESTIMONIALS

  • 실무에서 문제점을 상세히 설명해 주셔서 큰 도움이 되었습니다!
  • 본 교육을 통해 반도체 패키징에 대해 이해하고 기술영업에 활용 및 응용할 수 있게 되었습니다.
  • 패키징에 대하여 접할 기회가 적었는데, 덕분에 기본적 배경 지식 습득을 할 수 있었습니다.
  • 실무와 경험에 바탕을 둔 얘기를 들을 수 있어서 만족스러웠습니다! 

(2023년도 참석자 후기 발췌) 

대한민국
경기도 수원시
수원컨벤션센터 203호

9:00 am - 10:00 am
서민석.png
서민석
연구소장
Camtek

SiP with HBM | Process of WLP(HBM) ①

5G, 자율주행, 클라우드 컴퓨팅 등 때문에 반도체에 대해 고속, 고용량, 저전력 특성의 요구가 더욱 더 커지고 있다. 지금까지는 이러한 요구를 반도체 공정의 스케일 다운을 통해서 만족시킬 수 있었지만, 최근 Chat GPT 등 인공 지능의 활용이 늘어나면서 데이터의 사용량은 급증하게 됨에 따라 반도체의 스케일 다운만으로는 이러한 요구 사항을 만족시키기 어렵고, 적층, 이종 접합 등의 첨단 반도체 패키지 기술이 필요하게 되었다. 본 과정에서는 웨이퍼 레벨 패키지(WLP, wafer level package), 적층(stack) 패키지, 시스템 인 패키지(SiP, System in Package) 등의 첨단 패키지 기술 트렌드에 대해서 심도 있게 고찰하려 한다. 특히 TSV 적층 기술과 웨이퍼 레벨 패키지 기술을 이용한 HBM(High Bandwidth Memory)의 의미와 공정을 이야기하고, HBM을 이용한 시스템 인 패키지기술을 설명하려 한다. 그리고, 칩릿(Chiplet)을 이용한 시스템 인 패키지 기술의 필요성과 이를 위한 핵심 기술에 대해서도 정리하려 한다.

※ 연사정보

10:00 am - 10:10 am

Break

10:10 am - 11:10 am
서민석.png
서민석
연구소장
Camtek

SiP with HBM | Process of WLP(HBM) ②

11:10 am - 11:20 am

Break

11:20 am - 12:20 pm
서민석.png
서민석
연구소장
Camtek

SiP with HBM | Process of WLP(HBM) ③

12:20 pm - 1:40 pm

Lunch

1:40 pm - 2:40 pm
박성순 이사
박성순
이사
Intel

2.5D, 2.3D Technology

반도체 산업에서 패키징 기술의 중요성이 점점 강조되고 있는 상황에서 가장 주목을 받고 있는 2.5D, 2.3D, 3D, SiP, 그리고 Fan Out 기술의 구조와 공정에 대해 알아보겠습니다. 2.5D 기술은 Si 인터포저 기반 패키징기술로 고성능을 제공하지만 고비용과 제조 복잡성이 수반됩니다. 주로 고성능 컴퓨팅, 데이터 센터, AI 분야에서 사용됩니다. 2.3D 기술은 2.5D에 사용되는 Si 인터포저의 크기가 증가하면서 발생하는 기술적인 문제와 비용적인 문제를 해결하려고 합니다.

※ 연사정보

2:40 pm - 2:50 pm

Break

2:50 pm - 3:50 pm
박성순 이사
박성순
이사
Intel

3D, SiP Technology

3D 패키징은 3D IC와 TSV를 통해 높은 집적도를 제공하지만, 높은 제조 비용과 열 관리 문제가 있습니다. 노트북이나 데이터 센터에 사용되며 높은 정도의 평탄도, 정밀한 정렬, 오염물 관리 등이 도전 과제입니다. SiP 기술은 다양한 기능을 하나의 패키지에 통합하여 소형화를 가능하게 하며, 주로 RF 모듈과 모바일 기기에서 사용됩니다.

※ 연사정보

3:50 pm - 4:00 pm

Break

4:00 pm - 5:00 pm
박성순 이사
박성순
이사
Intel

Fan Out Technology

Fan-Out 기술은 Fan-Out WLP와 PLP를 통해 높은 집적도와 비용 절감을 제공하며, 스마트폰에 주로 사용됩니다. Fan-Out 제조 공정은 재배치 웨이퍼 기술을 포함하며, 신뢰성, 제조 수율 문제가 주요 도전 과제입니다. 강의는 각 기술의 주요 특징을 이해하고 기술동향도 알아보겠습니다.

※ 연사정보

Workforce Development

반도체 칩의 고성능화, 시스템화가 가속화됨에 따라 반도체 패키징 분야는 갈수록 고도의 집적된 기술이 요구되고 있습니다. 이러한 패키징 분야의 경력 엔지니어를 위해 SEMI는 현 패키징 산업이 주목하는 핵심 주제를 중심으로, 기술에 대한 심도 있는 내용을 다루는 패키징 기술 심화과정을 마련하였습니다. 패키징/테스트/장비 관련 경력 실무자들의 현업 능력을 높이는 것을 목표로 하는 본 교육에 관심 있는 분들의 많은 참여를 기대합니다.

9:00 am - 5:00 pm Off Add to Calendar 2024-06-12 09:00:00 2024-06-12 17:00:00 SEMI 반도체패키징기술교육 2024 반도체 칩의 고성능화, 시스템화가 가속화됨에 따라 반도체 패키징 분야는 갈수록 고도의 집적된 기술이 요구되고 있습니다. 이러한 패키징 분야의 경력 엔지니어를 위해 SEMI는 현 패키징 산업이 주목하는 핵심 주제를 중심으로, 기술에 대한 심도 있는 내용을 다루는 패키징 기술 심화과정을 마련하였습니다. 패키징/테스트/장비 관련 경력 실무자들의 현업 능력을 높이는 것을 목표로 하는 본 교육에 관심 있는 분들의 많은 참여를 기대합니다. 대한민국 경기도 수원시 수원컨벤션센터 203호 SEMI.org [email protected] Asia/Seoul public Asia/Seoul 패키징기술교육 2025 바로가기
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대한민국 등록 바로가기 대학생반도체실습교육-3 기술

교육개요

  • 교육명: 대학생을 위한 반도체공정실습교육 2024: 심화과정(양산공정장비)
  • 대상: 이공계 학부생 4학년(6학기 이상 이수한 휴학생 포함), 교육 직전년도 졸업생(23년도-24년도 졸업생). ※ 석사/박사/동시재직자 제외
  • 장소: 명지대학교 자연캠퍼스
  • 정원: 회당 16명
  • 주최: SEMI, 명지대학교 반도체공정진단연구소
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교육비

  • 33만원 (중식 미포함)
  • 총 60만원 상당의 교육 프로그램으로, 후원사 지원을 받아 저렴하게 제공하고 있습니다.

 

과정 및 내용

  • 이론 2일 + 실습 2일, 총 4일 과정
    1) 이론: 반도체 산업 및 인프라, 반도체칩 제조를 위한 단위공정/모듈공정, 장비요소기술
    2) 실습: 300미리 양산 장비를 이용한 플라즈마 증착/식각공정 실습 및 주요 부분품 분해 
  • 반도체 제조공정을 종합적으로 이해하고, 더 나아가 단위공정의 요구사항 및 개선점을 스스로 생각해볼 수 있는 교육

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교육일정

※ 5차 - 8차의 경우, 사전등록 및 추가모집을 이틀간 진행합니다.

 

사전등록 절차

  • 통합등록페이지(semikoreaevent.org) 접속 ▷ 로그인 후 희망 차수 등록 신청 (각 차수별 16명 선착순 마감) ▷ 당일 오후 2시에 제출서류 승인 및 [결제] 안내 ▷ 당일 오후 5시까지 등록비 결제 ▷ 등록 완료
  • 신청 시 제출서류: 재학증명서(24년 발급) 또는 졸업증명서(23-24년 발급)만 인정됩니다. 이외 성적증명서 및 기타 서류는 증빙으로 인정되지 않습니다. (※ 4차부터 적용)
  • 사전등록 오픈 당일 오후 2시 이후로 신청적격심사 승인 결과를 카카오톡 알림톡으로 공지 드립니다. 심사 승인 이후, 기한 내 등록비 결제를 완료하지 않은 경우 등록이 자동 취소되며, 다음 순번 대기자에게 차례가 돌아갑니다.
  • 등록비 결제는 온라인 카드결제만 가능합니다.

 

대기 및 추가모집 절차

  • 사전등록기간동안 여석 발생시, 대기 순번에 따라 순차적으로 등록비 결제 안내 ▷ 승인 후 2시간 이내 등록비 결제 ▷ 등록 완료

 

Q&A

자주하는 질문은 블로그에 업로드된 Q&A 컨텐츠를 통해 확인할 수 있습니다.

[보러가기]

 

교육문의

 

후원사

06.-ASM_2.jpg11.-Entegris.jpg 08.-AMAT.jpg
03.-PSK.jpg KLA
https://www.ips.co.kr/ko/  

 

 

 

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대한민국
명지대학교 자연캠퍼스

- Workforce Development

반도체 소부장 엔지니어를 꿈꾸는 이공계 대학생을 위한 실습 교육
반도체칩 제조에 필요한 각 공정장비들과 주요 장비요소기술에 대하여 종합적으로 이해할 수 있는 교육

Off Add to Calendar 2024-04-15 00:00:00 2024-10-17 00:00:00 SEMI 대학생을 위한 반도체공정실습교육 2024 반도체 소부장 엔지니어를 꿈꾸는 이공계 대학생을 위한 실습 교육반도체칩 제조에 필요한 각 공정장비들과 주요 장비요소기술에 대하여 종합적으로 이해할 수 있는 교육 대한민국 명지대학교 자연캠퍼스 SEMI.org [email protected] Asia/Seoul public Asia/Seoul

등록안내

Registration
  • 사전등록기간: 3월 18일(월) 10:00 - 4월 17일(수) 23:59
Registration
대한민국 등록 바로가기 공정교육(상).png 기술

[교육 개요]

  • 교육명: SEMI 반도체공정기술교육 2024 (상반기)
  • 일정
    • 기초과정: 2024년 4월 22일(월)
    • 중급과정: 2024년 4월 23일(화) – 25일(목)
  • 장소: 코엑스 컨퍼런스룸(남) 4층 402호
  • 주최: SEMI
  • 문의: SEMI 프로그램팀 (02-531-7831 / [email protected])
     

[등록 안내]

  • 등록 및 결제 마감일: 2024년 4월 17일(수) 오후 5시
  • 등록 절차: 통합등록페이지(semikoreaevent.org) 접속 > 로그인 후 해당 프로그램 등록 신청 > 결제 > 등록 완료
  • 현장등록: 기초과정은 4월 22일(월) 오전 9시부터, 중급과정은 23일(화) 오전 8시부터 잔여 여석에 한하여 선착순으로 모집합니다. (카드 결제만 가능)
  • 등록비에는 교재비가 포함되어 있으며 교육 당일 교재를 현장에서 수령하실 수 있습니다.
  • 중식 및 주차비를 지원하지 않습니다.
  • SEMI 회원사 확인 (바로가기)

 

[기타 사항]

  • 교육내용 및 순서는 강사 사정에 의하여 임의로 변경될 수 있습니다.
  • 본 교육은 고용노동부 환급과정이 아닙니다.
  • 참석확인증은 교육 종료 이후 통합등록페이지에서 사후설문조사를 완료하시면 직접 다운로드 받으실 수 있습니다.

 

[교육과정]

  • 기초과정: 반도체에 관한 기초개념 설명과 반도체 제조공정을 소개하는 1일 이론과정
    • 일정: 2024년 4월 22일(월)
    • 대상: 반도체 분야 관련 실무자 중 반도체 비전공자, 경영지원팀, 기술영업 등
  • 중급과정: 공정별 특성 및 심화과정을 소개하는 3일 이론과정
    • 일정: 2024년 4월 23일(화) – 25일(목)
    • 대상: 반도체 공정에 참여하고 있는 엔지니어 등
       

대한민국
서울특별시 강남구 코엑스 컨퍼런스룸(남) 4층 402호

10:00 am - 4:50 pm
2.SPT2022(2H)_서강대학교 김상완 교수_사진_220915.jpg
김상완
교수
서강대학교

10:00 am - 10:50 am 반도체 산업 현황
10:50 am - 11:05 am Break
11:05 am - 12:15 pm 반도체 소자 구조 및 동작 원리
12:15 pm - 2:00 pm Lunch
2:00 pm - 3:10 pm 실리콘 칩 제작 공정
3:10 pm - 3:25 pm Break
3:25 pm - 4:35 pm 실리콘 칩 제작 공정
4:35 pm - 4:50 pm Adjourn

※ 연사정보

9:00 am - 10:00 am
김장현
김장현
교수
아주대학교

Overview of VLSI Technology

본 강의는 최신 반도체 제조 기술 중 하나인 3나노미터(3nm)급 공정을 기반으로 한 GAA(GateAll-Around) MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 소자에 대한 구조와 동작 이해를 중점으로 다룬다. 최근 발표된 연구 기술과 논문을 기반으로 반도체 소자의 연구 동향과 기술적인 이슈를 탐구한다.

※ 연사정보

10:00 am - 10:10 am

Break

10:10 am - 11:10 am
김장현
김장현
교수
아주대학교

Overview of VLSI Technology

11:00 am - 1:00 pm

Lunch

1:00 pm - 2:00 pm
이석배
이석배
프로
SK 실트론

Semiconductor Silicon Wafer Preparation

현재 전기 전자 산업에서 폭넓게 사용되고 있는 Silicon material의 경우, 낮은 가격으로 고순도의 Silicon을 제작할 수 있고 150mm부터 450mm까지 다양한 Size로 단결정 (Single Crystal)을 성장시킬 수 있다는 장점 때문에 반도체 산업에서 널리 사용되고 있다.

특히 Silicon wafer의 경우, 1916년 Czochralski에 의해 처음으로 단결정 성장 방법이 개발된 이후, 1982년 Vladimir V. Voronkov에 의해 점 결함의 거동 (behaviors of point defects, vacancies and self-interstitials)이 이론적으로 확립되면서 급속도로 그 사용 빈도가 높아지기 시작하였다. 이러한 Silicon wafer의 제작 방법은 크게 Ingot을 성장시키는 growing process와 얇은 원판 형태로 가공하는 wafering process로 나뉘어 설명할 수 있다.

본 강의에서는 Silicon ingot을 성장시키는 growing process와 Wafer의 형상 제어를 목적으로 하는 shaping process, Wafer 표면의 경면을 목적으로 평탄도를 제어하는 Polishing process, 마지막으로 청정도 제어 목적의 Cleaning process를 포함하는 wafering process 설명을 통해 전반적인 wafer 제조 process에 대한 이해를 높일 예정이다.

또한 Silicon wafer의 metrology를 Crystal, Surface, Electrical, Contamination 관점에서 설명함으로써 분석 방법 및 영역에 대한 포괄적 이해를 돕고자 한다.

※ 연사정보

2:00 pm - 2:10 pm

Break

2:10 pm - 3:10 pm
이석배
이석배
프로
SK 실트론

Semiconductor Silicon Wafer Preparation

3:10 pm - 3:25 pm

Break

3:25 pm - 4:25 pm
3.SPT2024_1st_중급_SK하이닉스_김강진 TL_0.jpg
김강진
TL
SK 하이닉스

Lithography

리소그래피(Lithography, 노광 공정)는 반도체 공정에서 회로를 구성하기 위한 밑그림을 그리는 단계로 반도체 소자의 집적도를 결정한다. 설계된 반도체 회로를 스캐너 등의 노광 장치를 이용해 웨이퍼 위에 도포한 감광제로 패턴을 전사해 구현하는 공정이다. 본 강의에서는 리소그래프 공정에 대한 기본 개념을 소개하고 마스크, OPC(Optical Proximity Correction), 스캐너 노광 장치, 감광제의 작동 원리를 설 명하고 미세 패턴 형성을 위한 차세대 노광 기술에 대해 소개한다.

※ 연사정보

4:25 pm - 4:35 pm

Break

4:35 pm - 5:35 am
3.SPT2024_1st_중급_SK하이닉스_김강진 TL_0.jpg
김강진
TL
SK 하이닉스

Lithography

5:35 pm - 5:50 pm

Adjourn

9:00 am - 10:00 am
박용신 수석.png
박용신
수석
삼성전자

Etch

최근 반도체 집적도가 증가하면서 Patterning 공정에 대한 난이도 역시 급격히 증가하고 있다. 특히 2D 및 3D Patterning을 모두 담당하는 Etching 공정의 중요성은 그 어느 때 보다도 높아진 상황이다. 본 강의에서는 Etching process를 구현하는데 필수적인 Plasma physics 및 engineering을 소개하고, 기본적인 Etching mechanism 및 주요 물질 별 Etching chemistry, 차세대 Etching 기술 트렌드 등을 조망하고자 한다.

※ 연사정보

10:00 am - 10:10 am

Break

10:10 am - 11:10 am
박용신 수석.png
박용신
수석
삼성전자

Etch

11:00 am - 1:00 pm

Lunch

1:00 pm - 2:00 pm
이공수 수석.png
이공수
수석
삼성전자

Implantation & Diffusion

Doping 및 Diffusion 공정 (Implantation, Annealing, Oxidation, Nitridation, Deposition)은 지난 50 년간 핵심 반도체 제조 기술로서 고성능 소자 제작을 위해 사용되어 왔으며, 현재도 새로운 기술로서 진화하고 있다. 본 중급 과정에서는 각 공정에 대한 기초, 심화, 응용에서부터 차세대 공정까지 폭넓게 다룰 예정이다. Ion implantation 에서는 목적, 장단점, Hardware 구성, Process 응용, Doping profile, Channeling, Defect, TED, 신기술에 대해 소개한다. Annealing 에서는 목적, 종류 (sRTA, fRTP, LSA), Activation, Junction 조절, 장비 종류 및 Hardware 구성에 대해 소개한다. Oxidation 에서는 산화 Kinetics, 산화막 물성, Defect/Charge, 다양한 산화 방식(Dry, Wet, Plasma, Radical)과 장비에 대한 소개가 이루어진다. Nitridation 에서는 방식(Thermal, Plasma)에 따른 N profile, 소자 특성, 장비에 대해 다룬다. Deposition (LPCVD, ALD) 에서는 증착 Kinetics, 분류 방식, 다양한 박막 종류 (Poly Si, SiO2, Si3N4, SiON, Metal) 및 공정 응용에 대해 소개할 예정이다.

※ 연사정보

2:00 pm - 2:10 pm

Break

2:10 pm - 3:10 pm
이공수 수석.png
이공수
수석
삼성전자

Implantation & Diffusion

3:10 pm - 3:25 pm

Break

3:25 pm - 4:25 pm
6.SPT2022(2H)_SK하이닉스 황의성 TL_사진_220907.jpg
황의성
DE
SK 하이닉스

Deposition

반도체 Device의 고집적화, 고성능화가 급속히 진행됨에 따라 Memory & Logic Devices를 구현하기 위한 공정의 난이도는 급격히 증가되었으며, 그 중 Thin Film Deposition 공정은 그 활용도가 증대되어, 특성 확보 막에서 희생 막까지 그 목적과 활용도가 복잡, 다양화되고, 미세화되어 가고 있다. 또한 Device 제조에 있어서 Metal / Dielectric Thin Film 공정의 비중이 크게 증대됨에 따라, 효율적이고 신뢰성 있는 Thin Film 공정의 확보가 필수적인 요소가 되고 있다. 본 강의에서는 Thin Film Deposition에 대한 Overview로써 증착 방법, 각 Layer의 역할, Device 적용 시 문제점, 그리고 다양한 Thin Film Scheme에 대한 비교, 분석 및 차세대 박막의 방향을 언급함으로써 전반적인 공정에 대한 이해를 증진하고, Thin Film Deposition 개발 방향의 이해도를 증진하고자 한다.

※ 연사정보

4:25 pm - 4:35 pm

Break

4:35 pm - 5:35 pm
6.SPT2022(2H)_SK하이닉스 황의성 TL_사진_220907.jpg
황의성
DE
SK 하이닉스

Deposition

5:35 pm - 5:50 pm

Adjourn

9:00 am - 10:00 am
김태성-교수님.jpg
김태성
교수
성균관대학교

Cleaning & CMP

반도체 소자의 고속화 및 고집적화에 따라 다층배선구조에 있어서 배선층수의 증가와 패턴의 미세화에 대한 요구가 여전히 높다. CMP (Chemical Mechanical Planarization)는 미세패턴을 형성하기 위한 노광장치의 Depth of focus가 작아지면서 광역평탄화를 실현하기 위해 도입되었는데, 현재는 STI, Cu damascene 등 패턴형성 및 TSV 같은 packaging 쪽에도 사용되고 있어 그 중요성이 나날이 커지고 있다. Cleaning은 Particle, Metal, Polymer, Organic contamination, Native Oxide 및 Damaged Layer 등과 같은 Wafer 상의 원하지 않는 물질들을 제거하여, Device Yield를 감소시키는 노광 불량, Gate Oxide 불량, 전기적 접촉저항 불량 및 배선의 단락 등과 같은 결함을 제어하는 모든 공정을 의미한다. 패턴 미세화에 따라 난이 도가 급격히 증대되어 패턴손상 없는 새로운 세정공정개발의 필요성이 커지고 있다. 본 강 의에서는 CMP 및 cleaning의 기본 개념과 필수 구성요소를 장비와 재료 측면에서 살펴보고, 차세대 CMP 및 cleaning의 방향에 대해서 다루고자 한다.

※ 연사정보

10:00 am - 10:10 am

Break

10:10 pm - 11:10 pm
김태성-교수님.jpg
김태성
교수
성균관대학교

Cleaning & CMP

11:00 am - 1:00 pm

Lunch

1:00 pm - 2:00 pm
서민석.png
서민석
연구소장
Camtek

Packaging

반도체 패키지란 전공정에서 만들어진 웨이퍼를 실제로 전자 제품 속에서 활용할 수 있는 반도체 소자로 만들어 주는 중요한 후공정 단계라고 볼 수 있다. 그렇기 때문에 반도체 패키지 기술은 우 리가 많이 사용하고 있는 스마트폰이나 웨어러블 등과 같은 IT분야 뿐만이 아닌 의료분야, 농업 분야 등 전자 기기가 사용되는 모든 산업 분야에 걸쳐 최종사용자의 기기 모양과 기능에 커다란 영 향을 끼치게 되는데, 전자 기기에 들어가는 반도체 소자가 고속, 저전력, 다기능화, 소형화 등이 요구됨에 따라 그를 뒷받침해 주는 반도체 패키지 기술의 중요성도 커지고 있다. 본 강의에서는 반도 체에서 패키지가 어떤 역할을 하는지 알아보고, Substrate를 이용해서 만들어지는 일반적인 반도체 패키지 공정과 flip chip, WLCSP 등의 웨이퍼 레벨 패키지 기술에 대해서도 소개한다. 더불어, TSV를 비롯한 3D 적층 패키지 기술에 대해서 장단점을 논의하고, 최신 패키지 기술 trend 등을 주로 다루게 될 것이다.

※ 연사정보

2:00 pm - 2:10 pm

Break

2:10 pm - 3:10 pm
서민석.png
서민석
연구소장
Camtek

Packaging

3:10 pm - 3:25 pm

Break

3:25 pm - 4:25 pm
7.SPT2022(2H)_SK하이닉스 오재형 TL_사진.jpg
오재형
TL
SK 하이닉스

Metrology & Inspection

반도체 회로 패턴이 점점 미세화 되면서 반도체 소자를 형성하기 위한 공정 진행 방법 또한 점점 어려워지고 복잡해지고 있다. 특히 반도체 제품의 Pattern Shrinkage, SPT/DPT 공정의 확대, 구조변화 등에 따라 다양한 형태의 불량들이 발생할 뿐만 아니라 불량 Size 또한 더욱더 작아지고 있어 제조 공정 과정에서 발생되는 문제점을 빠르고 정확하게 확인 할 수 있는 In-line 계측 기술에 대한 요구가 높아지고 있다. 본 강의에서는 반도체 제조 공정 과정에서 사용되는 Metrology & Inspection 분야의 중요 장치들의 기본적인 작동 원리와 종류를 알아보고, 각 장비들의 활용 사례를 통하여 공정상의 문제점 파악과 해결 방법들을 살펴보고, 향후 신제품 대응에 필요한 차세대 Metrology & Inspection Tools의 개발 Trend에 대해서 다루고자 한다.

※ 연사정보

4:25 pm - 4:35 pm

Break

4:35 pm - 5:35 pm
7.SPT2022(2H)_SK하이닉스 오재형 TL_사진.jpg
오재형
TL
SK 하이닉스

Metrology & Inspection

5:35 pm - 5:50 pm

Adjourn

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SEMI 반도체공정기술교육은 반도체 장비 및 재료 분야 종사자들이 반도체 제조공정을 잘 이해하고, 해당 업무를 원활하게 할 수 있도록 돕고 있습니다. 본 교육은 반도체 장비, 재료 제조에 종사하는 엔지니어와 기획 및 마케팅 관련 실무자, 제조업체 기술영업사원, 이공계 학생을 대상으로 합니다. 웨이퍼 제조부터 공정에서의 결함 유무를 측정/계측하는 MI기술까지, 반도체 칩 제조공정을 한눈에 보실 수 있는 자리를 마련하였으니 관심있는 분들의 많은 참여를 부탁드립니다.

Off Add to Calendar 2024-04-22 00:00:00 2024-04-25 00:00:00 SEMI 반도체공정기술교육 2024 (상반기) SEMI 반도체공정기술교육은 반도체 장비 및 재료 분야 종사자들이 반도체 제조공정을 잘 이해하고, 해당 업무를 원활하게 할 수 있도록 돕고 있습니다. 본 교육은 반도체 장비, 재료 제조에 종사하는 엔지니어와 기획 및 마케팅 관련 실무자, 제조업체 기술영업사원, 이공계 학생을 대상으로 합니다. 웨이퍼 제조부터 공정에서의 결함 유무를 측정/계측하는 MI기술까지, 반도체 칩 제조공정을 한눈에 보실 수 있는 자리를 마련하였으니 관심있는 분들의 많은 참여를 부탁드립니다. 대한민국 서울특별시 강남구 코엑스 컨퍼런스룸(남) 4층 402호 SEMI.org [email protected] Asia/Seoul public Asia/Seoul

등록안내

Registration

사전등록은 5월 24일(금) 오후 5시에 마감됩니다.

[사전등록]

· SEMI 회원사: 308,000원
· 비회원사: 363,000원

 

[현장등록]

· SEMI 회원사: 385,000원
· 비회원사: 385,000원

 

※ 본 등록비에는 중식 및 리셉션 참가비용이 포함되어 있습니다.

Registration
대한민국 SMC Korea 2025 바로가기 SMC-Korea-2024-Banners-squre.jpg 비즈니스 기술

OVERVIEW

  • 날짜: 2024년 5월 29일(수)
  • 시간: 10:00 - 18:30
  • 장소: 수원컨벤션센터 3층 컨벤션홀 2

 

NOTICE

  • 아젠다는 연사 사정에 의하여 임의로 변경될 수 있습니다.
  • 행사 종료 후 참석자들에게 연사 동의를 얻은 자료에 한하여 발표자료를 공유드릴 예정입니다.

 

SPONSORS

SMC-Korea-2023-Sponsor_DW.jpg SMC-Korea-2023-Sponsor_DP.jpg SMC-Korea-2023-Sponsor_JSR.jpg SMC-Korea-2023-Sponsor_ET.jpg
SMC-Korea-2023-Sponsor_DS_0.jpg Air LiquideHuntsman
 
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CONTACT

대한민국
경기도 수원시
수원컨벤션센터 3층 컨벤션홀 2

10:00 am - 10:05 am
 Hyun-Dae (H. D.) Cho - President, SEMI Korea
HD Cho
President
SEMI Korea

Welcome

10:05 am - 10:35 am
seongtae oh
오성태
펠로우
TEL

Process Technologies for Continuous Scaling of Logic Devices

The rapid growth of AI, big data, IoT, and 5/6G communication necessitates the sophisticated computing power and efficiency of semiconductor devices, driving demand for various components such as HPC, GPU, ASIC, FPGA, and HBM. Semiconductor device and equipment industries are also challenging various new technologies to accommodate such diversifying applications and proceed with sustainable development in the era of AI and ICT.
According to the roadmap over the next 10 years, semiconductor technologies are expected to develop into the scaling technologies to further extend the existing Moore's Law and hybrid device technologies that integrate legacy nodes and advanced nodes into one. Therefore, in this presentation, we will look at the latest logic technology roadmap and introduce new process technologies to implement it.

※ 연사정보

10:35 am - 11:00 am
Wonho Yeon
연원호
Research Fellow
KIEP

US-China Strategic Competition and Semiconductor Export Controls

11:00 am - 11:25 am
Mark Thirsk
Mark Thirsk
Managing Partner
Linx Consulting

Localization Challenges of the Materials Supply Chain

11:25 am - 11:50 pm
Stefan CHITORAGA
Stefan CHITORAGA
Technology and Market Analyst- Packaging & Assembly
Yole Group

Material Trends in Advanced Packaging & Power Module Packaging (video recording)

11:50 pm - 1:00 pm

Lunch

1:00 pm - 1:25 pm
Dr. Montray C. Leavy
Montray C. Leavy
Deputy CTO
Entegris

Materials Innovation Advancing the Angstrom Era

Materials innovation within the Semiconductor industry has been a driving force since the planar 2D MOSFET to the current 3D gate-all-around (GAA) transistor architectures and will continue its criticality as we embark on 500-layer flash memory designs and Angstrom level critical interconnect dimensions. To achieve these once incomprehensible levels of lateral and vertical scaling, device design engineers and manufacturers are increasingly relying on disruptive materials innovation to enable the density and performance gains required at each successive technology node. As the performance requirements for the most advanced devices become more challenging, materials have shown to have an increased contribution to device performance over scaling and design. This has led to a greater portion of the periodic table being incorporated into semiconductor processing.

The integration of new materials, such as novel photoresists, interconnect metals & alloys, ultra-pure polymers, chemically modified polymer membranes, and formulated chemicals, into the chip fabrication increases process complexity and makes yield ramps more challenging. With more process steps in the overall device build, speed to yield and process integrity are more critical than ever to achieve technology qualification schedules. This presentation will focus on Entegris’ approach to materials innovation, the integration of these novel materials coupled with co-optimized solutions enabling industry technology roadmaps and yield requirements while preserving integrity of delivery and process control.

※ 연사정보

1:25 pm - 1:50 pm
Sadaaki Katoh
Sadaaki Katoh
JOINT2 Team Manager
Resonac

Advanced Packaging Materials and Evaluation Platform at Resonac

Resonac has started Packaging Solution Center as new R&D center to propose one-stop solution for customers in 2018 and established the co-creative packaging evaluation platform “JOINT2” with leading companies to accelerate the development of advanced materials, equipment and substrates for 2.xD and 3D package in October, 2021.

2.xD and 3D packages require to connect chips and components in high density, therefore, both wiring pitch and vertical interconnect dimension must be finer and finer. At the same time, in order to achieve better performance, more and more chips are integrated together and thus the package size is increasing. To meet these requirement, we are developing fine vertical/lateral interconnect technology and the study of fabrication and reliability for the extremely large 2.5D advanced package.

The presentation will cover the significance and strengths of JOINT2, and updates on research and development.

※ 연사정보

1:50 pm - 2:15 pm
seonjun heo.png
허성준
Process Engineering Director
Lam Research

Dry Resist for Holistic EUV Patterning

EUV lithography infrastructure has become the critical element of semiconductor industry to enable the device scaling down. It consists of not only light source, optical system but also masks, photoresist. The EUV stochastic effects present challenges to optimizing EUV resist resolution, line edge roughness, and sensitivity simultaneously. To overcome these challenges, Lam introduced the new dry resist combined with the new dry development technology.

Lam’s EUV dry resist, coupled with ASML’s EUV scanners and Lam’s holistic patterning solutions, will extend the patterning roadmap (Moore’s Law) for the next 10 years and beyond by offering a high-resolution, high-fidelity, defectivity-free, and greener solution for ≤32nm pitch L/S, and ≤40nm pitch pillar and contact hole EUV patterning in the fab. EUV dry resist technology also has been validated demonstrating superior dose-to-defectivity for <32nm pitch L/S, well suited for logic applications. Lam’s EUV dry resist is uniquely suited for future HiNA EUV patterning thanks to robust resist thickness scaling while maintaining high etch selectivity and high contrast.

※ 연사정보

2:15 pm - 2:30 pm

Break

2:30 pm - 2:55 pm
김용성
김용성
팀장
SK hynix

Sustainability Challenges of the Semiconductor Industry

As demand for chips surge, the semiconductor industry is struggling to reduce its environmental footprint. While the environmental impacts of semiconductor (and electronic products that depend on them) have mostly been liked to ‘manufacturing’ and ‘use’ phases of products which consume a significant amount of water and energy, the attention is shifting to the 'material extraction’ and ‘end-of-use’ phases of products following concerns over the e-waste issue. In this presentation, I will focus on the latest findings of the global e-waste challenge, what this means from the materials perspective, and its implications to product design and manufacturing. I will also introduce SK hynix's strategy and targets towards improving the circularity of products, and our partnership with customers/vendors to achieve a common goal.

2:55 pm - 3:20 pm
Eun-Ho Sohn
손은호
센터장
KRICT

Trends in Regulation of PFASs (per- and polyfluoroalkyl substances) and Technological Development Strategies

Fluorine compounds exhibit exceptional physical properties that set them apart from other organic materials. Consequently, they have been utilized as core materials to enhance the functionality, performance, and value of products across various key industries including electrical and electronics, semiconductors, displays, and automobiles.
However, on March 22nd of last year, the European Chemicals Agency (ECHA) issued a report imposing restrictions on the usage of over 10,000 types of per- and polyfluoroalkyl substances (PFASs) across all industries, sparking significant upheaval within the sector.
In this presentation, we will learn in detail about the definition of PFAS, and the content, progress, and schedule of PFAS regulations in Europe and the United States, and contemplate the direction of future technology development.

※ 연사정보

3:20 pm - 3:45 pm
김광섭
김광섭
APAC Semiconductor Marketing Manager
Syensqo

Sustainability Opportunities for A Diverse and Secure Fluorinated Material Supply Chain

As semiconductors become more advanced and the fabrication processing conditions more extreme, the essentiality of a sustainable and secure fluorinated material supply chain plays a vital role in the future of semiconductor manufacturing. The principles of developing this supply chain are directly aligned to support the sustainability and emission roadmaps of the semiconductor industry. Syensqo will introduce the following content:
1) Priorities when Specifying Materials for a Sustainable Supply Chain
2) The Key to Sustainability - Application Segmentation
3) Case Studies

※ 연사정보

3:45 pm - 4:10 pm
dupont_Jae Hwan Sim
심재환
R&D manager/Korea R&D EUV team leader
DuPont

Innovating Safe and Sustainable by Design: Strategies and Steps toward Reduction of Substances of Concern in Photolithography Materials

Growing scientific evidences suggest that certain per- and polyfluoroalkyl substances (PFAS) pose global environmental and health risks. In response, global governments are contemplating measures to limit the use of these chemicals in various industries. However, specific types of PFAS are indispensable and no substitutes are currently available for most chip manufacturing applications in the semiconductor industry. Aligned with the objective of Safer and Sustainable by Design, DuPont has launched a comprehensive program to reduce PFAS usage in photoresist and associated lithography materials. In this presentation, we will provide an overview of DuPont's innovative initiatives and technical challenges encountered in this endeavor.

※ 연사정보

4:10 pm - 4:35 pm
Floris Buijzen
Floris Buijzen
Senior Director Product Management
Corbion

CORBION: PURASOLV® ELECT for a more Sustainable Semiconductor Manufacturing

Solvents are used extensively in the semiconductor manufacturing process. Solvents are estimated to be responsible for around 7% of the Scope 3 emissions of the semiconductor industry. The typical solvents that are used are produced from fossil resources and with that not in line with net zero ambitions. For more than 20 years Corbion has been supplying biobased ethyl lactate to the semiconductor industry under it’s brand name PURASOLV® ELECT, meeting the stringent requirements of the industry. Typical applications are photoresist for i/g-line / KrF / ArF / EUV, RRC, Edge bead removal and as thinner. Biobased ethyl lactate is sustainable and safe by design: it is produced from renewable resources, non-toxic and safe to workers, biodegradable and offers a significant carbon footprint reduction compared to incumbent solvents. Switching to biobased ethyl lactate thus enables more sustainable semiconductor manufacturing.

※ 연사정보

4:35 pm - 4:50 pm

Break

4:50 pm - 5:20 pm
ki ill moon
문기일
부사장
SK hynix

Technology and Future of Semiconductor Packaging Materials

The technological advancement of semiconductor materials is a key factor along with the technological advancement of the process. And recently, the importance of Advanced PKG is increasing, and SK Hynix has achieved the result of improving product performance by developing MR-MUF materials. This proves the importance of materials. In the future, there are more packaging challenges for high-speed memory products such as HBM, and I plan to announce Need for material development to satisfy them.

※ 연사정보

5:20 pm - 5:50 pm
Seongjun Park
박성준
팀장/Executive Vice President and Head of Material Development Team
Samsung Electronics

Big Challenges for Small Worlds

The number of transistors in semiconductor chip has been increased twice every two years for more than 50 years, following the famous Moore’s Law and somehow, it was taken to be granted. In reality, it was a big accomplishment with an unimaginable amount of efforts and collaborations, including the development of new materials.

New material has been developed and introduced to improve the performance and capacity of electronic devices through smaller design rules. New Photo Resists (PR) for higher resolution with smaller defects and higher uniformity were developed. And Precursors were also developed to meet the process challenges for the smaller design rules, such as higher aspect ratios. High etch selective Etchant and CMP Slurry with low scratch were requested. And the requirements in new materials are getting tougher and stronger with the evolution of AI, which needs more computing power than ever. Even materials that has never been expected in industry and has been studied only in academia are being actively considered.

Even the worse, the surrounding situation for material development and manufacturing is getting tougher. Environmental regulations are getting tighter. Gases with high global warming potential were begun to be replaced. Recently, EU announced banning PFAS materials in near future and US raised bars for PFAS materials. And carbon zero policy is coming to us slowly but firmly.

In this talk, we will discuss the current status and future direction of material research. We will discuss the development directions to improve the performance of devices and to consider environmental regulations. And we will discuss the virtue of working together as a big one-team to overcome all the obstacles mentioned above in the world of extreme technology.

※ 연사정보

5:50 pm - 6:30 pm

Networking Reception

EMS

Materials Resilience: Navigating Challenges, Embracing Opportunities

현재 반도체 산업은 글로벌 공급망의 안정성과 효율성이 더욱 중요시되고 있습니다. 글로벌 정치적 긴장 상황이 반도체 시장에 영향을 미치고 있으며, 이로 인해 공급망의 취약성이 더욱 드러나는 중입니다. 이에 더해, 지속적인 환경 규제 역시 산업에 미치는 영향이 점점 더 증가하고 있습니다. 친환경 제품과 생산 과정에 대한 요구가 높아지면서 기업들은 이러한 규제 준수와 함께 혁신적인 기술과 솔루션을 도입해야 하는 압박을 받고 있습니다.
이러한 동향들은 반도체 산업에 새로운 도전과 기회를 제시하고 있습니다. SMC Korea는 이러한 이슈들을 반영하여 현재의 시장 상황과 향후 전망에 대한 논의를 진행할 것입니다. 본 행사를 통해 주요 기업들과 전문가들이 서로의 경험과 지식을 공유하고, 함께 혁신적인 솔루션을 모색하며 산업의 미래를 함께 그려나갈 수 있을 것이라 기대합니다. 관심있는 분들의 많은 참여를 부탁드립니다.

10:00 am - 6:30 pm Off Add to Calendar 2024-05-29 10:00:00 2024-05-29 18:30:00 SMC Korea 2024 Materials Resilience: Navigating Challenges, Embracing Opportunities현재 반도체 산업은 글로벌 공급망의 안정성과 효율성이 더욱 중요시되고 있습니다. 글로벌 정치적 긴장 상황이 반도체 시장에 영향을 미치고 있으며, 이로 인해 공급망의 취약성이 더욱 드러나는 중입니다. 이에 더해, 지속적인 환경 규제 역시 산업에 미치는 영향이 점점 더 증가하고 있습니다. 친환경 제품과 생산 과정에 대한 요구가 높아지면서 기업들은 이러한 규제 준수와 함께 혁신적인 기술과 솔루션을 도입해야 하는 압박을 받고 있습니다.이러한 동향들은 반도체 산업에 새로운 도전과 기회를 제시하고 있습니다. SMC Korea는 이러한 이슈들을 반영하여 현재의 시장 상황과 향후 전망에 대한 논의를 진행할 것입니다. 본 행사를 통해 주요 기업들과 전문가들이 서로의 경험과 지식을 공유하고, 함께 혁신적인 솔루션을 모색하며 산업의 미래를 함께 그려나갈 수 있을 것이라 기대합니다. 관심있는 분들의 많은 참여를 부탁드립니다. 대한민국 경기도 수원시 수원컨벤션센터 3층 컨벤션홀 2 SEMI.org [email protected] Asia/Seoul public Asia/Seoul
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등록 안내

Registration

[등록비]

※ 사전등록 및 결제 마감일: 10월 12일(목) 오후 5시

등록과정 교육일정 SEMI 회원사 비회원사/학생
기초과정 10/16(월) 12만원 14만원
중급과정 10/17(화) - 19(목) 27만원 32만원
  • 등록 절차: 등록양식 제출 > 등록비 결제/입금 > 등록 완료(영수증 이메일 수신)
  • 등록비에는 교재비가 포함되어 있습니다. 교재는 교육 전 1회만 택배로 배송해드리며, 추후 PDF 파일 등으로는 공유해드리지 않습니다.
  • SEMI 회원사 확인 (바로가기)
Registration
대한민국 SPT-Banner_2023.09.04_square.jpg 기술

[교육 개요]

  • 교육명: SEMI 반도체공정기술교육 2023 (2차)
  • 일정
    • 기초과정: 2023년 10월 16일(월)
    • 중급과정: 2023년 10월 17일(화) – 19일(목)
  • 장소: 온라인 교육
  • 주최: SEMI

 

[교육과정]

교육시간은 각 교시별로 120분의 수업시간과 30분의 Q&A 및 휴게시간으로 진행됩니다.

  • 기초과정: 반도체에 관한 기초개념 설명과 반도체 제조공정을 소개하는 1일 이론과정
    • 일정: 2023년 10월 16일(월)
    • 대상: 반도체 분야 관련 실무자 중 반도체 비전공자, 경영지원팀, 기술영업 등
  • 중급과정: 공정별 특성 및 심화과정을 소개하는 3일 이론과정
    • 일정: 2023년 10월 17일(화) – 19일(목)
    • 대상: 반도체 공정에 참여하고 있는 엔지니어 등

 

[기타 사항]

  • 본 교육은 1회성이며 다시보기가 제공되지 않습니다.
  • 본 교육을 불법 녹화 및 배포할 경우 저작권법 위반으로 법적 처벌을 받을 수 있습니다.
  • 교육내용 및 순서는 강사 사정에 의하여 임의로 변경될 수 있습니다.
  • 본 교육은 고용노동부 환급과정이 아닙니다.
  • 참석확인증은 교육 종료 이후 10/20(금) 이메일로 발송됩니다.

 

[문의]

 

[반도체공정기술교육 2023 1차 후기]

  • 반도체 공정의 전반적인 내용을 자세하게 알 수 있어서 좋았고 현재 가지고 있는 문제점 및 개선이 필요한 부분이 무엇인지 알 수 있어서 유익한 시간이었습니다.
  • 회사 내에서 들을 수 없었던 교육을 들을 수 있는 기회를 얻게 되어 좋았습니다.
  • 교육을 통해 현업에서 일하는 전문가들의 경험과 노하우를 배울 수 있어서 만족스러웠습니다.

대한민국

10:00 am - 4:00 pm
김영민 교수님.jpg
김영민
교수
홍익대학교

기초 교육 과정

10:00-11:00 반도체 산업 현황
11:00-11:15 Q&A, Break
11:15-12:15 반도체 소자 구조 및 동작 원리
12:15-13:30 Lunch
13:30-14:30 실리콘 칩 제작 공정 1
14:30-14:45 Q&A, Break
14:45-15:45 실리콘 칩 제작 공정 2
15:45-16:00 Q&A, Adjourn

※연사정보

9:00 am - 10:00 am
최우영 교수님.jpg
최우영
교수
서울대학교

Overview of VLSI Technology

VLSI 기술로 대표되는 반도체 공정 기술에 대하여 다루고자 한다. 전체적인 반도체 기술의 분야와 각각의 관계에 대해서 설명하고 이를 바탕으로 공정 집적 기술에 대하여 설명하면서 각각의 단위공정이 어떻게 적용되는지를 밝히고자 한다. 마지막으로 현재 상용화되어 있는 multiple-gate MOSFET의 공정에 대해서도 간단하게 다루고자 한다.

※연사정보

10:00 am - 10:15 am

Q&A, Break

10:15 am - 11:15 am
최우영 교수님.jpg
최우영
교수
서울대학교

Overview of VLSI Technology

11:15 am - 11:30 am

Q&A, Break

11:30 am - 1:00 pm

Lunch

1:00 pm - 2:00 pm
sk실트론_이규형.png
이규형
팀장
SK 실트론

Semiconductor Silicon Wafer Preparation

현재 전기 전자 산업에서 폭넓게 사용되고 있는 Silicon material의 경우, 낮은 가격으로 고순도의 Silicon을 제작할 수 있고 150mm부터 450mm까지 다양한 Size로 단결정 (Single Crystal)을 성장시킬 수 있다는 장점 때문에 반도체 산업에서 널리 사용되고 있다.

특히 Silicon wafer의 경우, 1916년 Czochralski에 의해 처음으로 단결정 성장 방법이 개발된 이후, 1982년 Vladimir V. Voronkov에 의해 점 결함의 거동 (behaviors of point defects, vacancies and self-interstitials)이 이론적으로 확립되면서 급속도로 그 사용 빈도가 높아지기 시작하였다. 이러한 Silicon wafer의 제작 방법은 크게 Ingot을 성장시키는 growing process와 얇은 원판 형태로 가공하는 wafering process로 나뉘어 설명할 수 있다.

본 강의에서는 Silicon ingot을 성장시키는 growing process와 Wafer의 형상 제어를 목적으로 하는 shaping process, Wafer 표면의 경면을 목적으로 평탄도를 제어하는 Polishing process, 마지막으로 청정도 제어 목적의 Cleaning process를 포함하는 wafering process 설명을 통해 전반적인 wafer 제조 process에 대한 이해를 높일 예정이다.

또한 Silicon wafer의 metrology를 Crystal, Surface, Electrical, Contamination 관점에서 설명함으로써 분석 방법 및 영역에 대한 포괄적 이해를 돕고자 한다.

2:00 pm - 2:15 pm

Q&A, Break

2:15 pm - 3:15 pm
sk실트론_이규형.png
이규형
팀장
SK 실트론

Semiconductor Silicon Wafer Preparation

3:15 pm - 3:30 pm

Q&A, Break

3:30 pm - 4:30 pm
박용신 수석.png
박용신
수석
삼성전자

Etch

최근 반도체 집적도가 증가하면서 Patterning 공정에 대한 난이도 역시 급격히 증가하고 있다. 특히 2D 및 3D Patterning을 모두 담당하는 Etching 공정의 중요성은 그 어느 때 보다도 높아진 상황이다. 본 강의에서는 Etching process를 구현하는데 필수적인 Plasma physics 및 engineering을 소개하고, 기본적인 Etching mechanism 및 주요 물질 별 Etching chemistry, 차세대 Etching 기술 트렌드 등을 조망하고자 한다.

※연사정보

4:30 pm - 4:45 pm

Q&A, Break

4:45 pm - 5:45 pm
박용신 수석.png
박용신
수석
삼성전자

Etch

5:45 pm - 6:00 pm

Q&A, Break

6:00 pm

Adjourn

9:00 am - 10:00 am
8.SPT2022(2H)_SK하이닉스 박종천 TL_사진_220908
박종천
TL
SK hynix

Lithography

리소그래피(Lithography, 노광 공정)는 반도체 공정에서 회로를 구성하기 위한 밑그림을 그리는 단계로 반도체 소자의 집적도를 결정한다. 설계된 반도체 회로를 스캐너 등의 노광 장치를 이용해 웨이퍼 위에 도포한 감광제로 패턴을 전사해 구현하는 공정이다. 본 강의에서는 리소그래프 공정에 대한 기본 개념 을 소개하고 마스크, OPC(Optical Proximity Correction), 스캐너 노광 장치, 감광제의 작동 원리를 설 명하고 미세 패턴 형성을 위한 차세대 노광 기술에 대해 소개한다.

※연사정보

10:00 am - 10:15 am

Q&A, Break

10:15 am - 11:15 am
8.SPT2022(2H)_SK하이닉스 박종천 TL_사진_220908
박종천
TL
SK hynix

Lithography

11:15 am - 11:30 am

Q&A, Break

11:30 am - 1:00 pm

Lunch

1:00 pm - 2:00 pm
7.SPT2022(2H)_SK하이닉스 오재형 TL_사진.jpg
오재형
TL
SK hynix

Metrology & Inspection

반도체 회로 패턴이 점점 미세화 되면서 반도체 소자를 형성하기 위한 공정 진행 방법 또한 점점 어려워지고 복잡해지고 있다. 특히 반도체 제품의 Pattern Shrinkage, SPT/DPT 공정의 확대, 구조변화 등에 따라 다양한 형태의 불량들이 발생할 뿐만 아니라 불량 Size 또한 더욱더 작아지고 있어 제조 공정 과정에서 발생되는 문제점을 빠르고 정확하게 확인할 수 있는 In-line 계측 기술에 대한 요구가 높아지고 있다. 본 강의에서는 반도체 제조 공정 과정에서 사용되는 Metrology & Inspection 분야의 중요 장치들의 기본적인 작동 원리와 종류를 알아보고, 각 장비들의 활용 사례를 통하여 공정상의 문제점 파악과 해결 방법들을 살펴보고, 향후 신제품 대응에 필요한 차세대 Metrology & Inspection Tools의 개발 Trend에 대해서 다루고자 한다.

※연사정보

2:00 pm - 2:15 pm

Q&A, Break

2:15 pm - 3:15 pm
7.SPT2022(2H)_SK하이닉스 오재형 TL_사진.jpg
오재형
TL
SK hynix

Metrology & Inspection

3:15 pm - 3:30 pm

Q&A, Break

3:30 pm - 4:30 pm
서민석.png
서민석
TL
SK hynix

Packaging

반도체 패키지란 전공정에서 만들어진 웨이퍼를 실제로 전자 제품 속에서 활용할 수 있는 반도체 소자로 만들어 주는 중요한 후공정 단계라고 볼 수 있다. 그렇기 때문에 반도체 패키지 기술은 우 리가 많이 사용하고 있는 스마트폰이나 웨어러블 등과 같은 IT분야 뿐만이 아닌 의료분야, 농업 분야 등 전자 기기가 사용되는 모든 산업 분야에 걸쳐 최종사용자의 기기 모양과 기능에 커다란 영 향을 끼치게 되는데, 전자 기기에 들어가는 반도체 소자가 고속, 저전력, 다기능화, 소형화 등이 요구됨에 따라 그를 뒷받침해 주는 반도체 패키지 기술의 중요성도 커지고 있다. 본 강의에서는 반도 체에서 패키지가 어떤 역할을 하는지 알아보고, Substrate를 이용해서 만들어지는 일반적인 반도체 패키지 공정과 flip chip, WLCSP 등의 웨이퍼 레벨 패키지 기술에 대해서도 소개한다. 더불어, TSV를 비롯한 3D 적층 패키지 기술에 대해서 장단점을 논의하고, 최신 패키지 기술 trend 등을 주로 다루게 될 것이다.

※연사정보

4:30 pm - 4:45 pm

Q&A, Break

4:45 pm - 5:45 pm
서민석.png
서민석
TL
SK hynix

Packaging

5:45 pm - 6:00 pm

Q&A, Break

6:00 pm

Adjourn

9:00 am - 10:00 am
김태성-교수님.jpg
김태성
교수
성균관대학교

Cleaning & CMP

반도체 소자의 고속화 및 고집적화에 따라 다층배선구조에 있어서 배선층수의 증가와 패턴의 미세화에 대한 요구가 여전히 높다. CMP (Chemical Mechanical Planarization)는 미세패턴을 형성하기 위한 노광장치의 Depth of focus가 작아지면서 광역평탄화를 실현하기 위해 도입되었는데, 현재는 STI, Cu damascene 등 패턴형성 및 TSV 같은 packaging 쪽에도 사용되고 있어 그 중요성이 나날이 커지고 있다. Cleaning은 Particle, Metal, Polymer, Organic contamination, Native Oxide 및 Damaged Layer 등과 같은 Wafer 상의 원하지 않는 물질들을 제거하여, Device Yield를 감소시키는 노광 불량, Gate Oxide 불량, 전기적 접촉저항 불량 및 배선의 단락 등과 같은 결함을 제어하는 모든 공정을 의미한다. 패턴 미세화에 따라 난이 도가 급격히 증대되어 패턴손상 없는 새로운 세정공정개발의 필요성이 커지고 있다. 본 강 의에서는 CMP 및 cleaning의 기본 개념과 필수 구성요소를 장비와 재료 측면에서 살펴보고, 차세대 CMP 및 cleaning의 방향에 대해서 다루고자 한다.

※연사정보

10:00 am - 10:15 am

Q&A, Break

10:15 am - 11:15 am
김태성-교수님.jpg
김태성
교수
성균관대학교

Cleaning & CMP

11:15 am - 11:30 am

Q&A, Break

11:30 am - 1:00 pm

Lunch

1:00 pm - 2:00 pm
6.SPT2022(2H)_SK하이닉스 황의성 TL_사진_220907.jpg
황의성
TL
SK hynix

Deposition

반도체 Device의 고집적화, 고성능화가 급속히 진행됨에 따라 Memory & Logic Devices를 구현하기 위한 공정의 난이도는 급격히 증가되었으며, 그 중 Thin Film Deposition 공정은 그 활용도가 증대되어, 특성 확보 막에서 희생 막까지 그 목적과 활용도가 복잡, 다양화되고, 미세화되어 가고 있다. 또한 Device 제조에 있어서 Metal / Dielectric Thin Film 공정의 비중이 크게 증대됨에 따라, 효율적이고 신뢰성 있는 Thin Film 공정의 확보가 필수적인 요소가 되고 있다. 본 강의에서는 Thin Film Deposition에 대한 Overview로써 증착 방법, 각 Layer의 역할, Device 적용 시 문제점, 그리고 다양한 Thin Film Scheme에 대한 비교, 분석 및 차세대 박막의 방향을 언급함으로써 전반적인 공정에 대한 이해를 증진하고, Thin Film Deposition 개발 방향의 이해도를 증진하고자 한다.

※연사정보

2:00 pm - 2:15 pm

Q&A, Break

2:15 pm - 3:15 pm
6.SPT2022(2H)_SK하이닉스 황의성 TL_사진_220907.jpg
황의성
TL
SK hynix

Deposition

3:15 pm - 3:30 pm

Q&A, Break

3:30 pm - 4:30 pm
이공수 수석.png
이공수
수석
삼성전자

Implantation & Diffusion

Doping 및 Diffusion 공정 (Implantation, Annealing, Oxidation, Nitridation, Deposition)은 지난 50 년간 핵심 반도체 제조 기술로서 고성능 소자 제작을 위해 사용되어 왔으며, 현재도 새로운 기술로서 진화하고 있다. 본 중급 과정에서는 각 공정에 대한 기초, 심화, 응용에서부터 차세대 공정까지 폭넓게 다룰 예정이다. Ion implantation 에서는 목적, 장단점, Hardware 구성, Process 응용, Doping profile, Channeling, Defect, TED, 신기술에 대해 소개한다. Annealing 에서는 목적, 종류 (sRTA, fRTP, LSA), Activation, Junction 조절, 장비 종류 및 Hardware 구성에 대해 소개한다. Oxidation 에서는 산화 Kinetics, 산화막 물성, Defect/Charge, 다양한 산화 방식(Dry, Wet, Plasma, Radical)과 장비에 대한 소개가 이루어진다. Nitridation 에서는 방식(Thermal, Plasma)에 따른 N profile, 소자 특성, 장비에 대해 다룬다. Deposition (LPCVD, ALD) 에서는 증착 Kinetics, 분류 방식, 다양한 박막 종류 (Poly Si, SiO2, Si3N4, SiON, Metal) 및 공정 응용에 대해 소개할 예정이다.

※연사정보

4:30 pm - 4:45 pm

Q&A, Break

4:45 pm - 5:45 pm
이공수 수석.png
이공수
수석
삼성전자

Implantation & Diffusion

5:45 pm - 6:00 pm

Q&A, Break

6:00 pm

Adjourn

-

SEMI 반도체공정기술교육은 반도체 장비 및 재료 분야 종사자들이 반도체 제조공정을 잘 이해하고, 해당 업무를 원활하게 할 수 있도록 돕고 있습니다. 본 교육은 반도체 장비, 재료 제조에 종사하는 엔지니어와 기획 및 마케팅 관련 실무자, 제조업체 기술영업사원, 이공계 학생을 대상으로 합니다. 웨이퍼 제조부터 공정에서의 결함 유무를 측정/계측하는 MI기술까지, 반도체 칩 제조공정을 한눈에 보실 수 있는 자리를 마련하였으니 관심있는 분들의 많은 참여를 부탁드립니다.

Off Add to Calendar 2023-10-16 00:00:00 2023-10-19 00:00:00 SEMI 반도체공정기술교육 2023 2차 SEMI 반도체공정기술교육은 반도체 장비 및 재료 분야 종사자들이 반도체 제조공정을 잘 이해하고, 해당 업무를 원활하게 할 수 있도록 돕고 있습니다. 본 교육은 반도체 장비, 재료 제조에 종사하는 엔지니어와 기획 및 마케팅 관련 실무자, 제조업체 기술영업사원, 이공계 학생을 대상으로 합니다. 웨이퍼 제조부터 공정에서의 결함 유무를 측정/계측하는 MI기술까지, 반도체 칩 제조공정을 한눈에 보실 수 있는 자리를 마련하였으니 관심있는 분들의 많은 참여를 부탁드립니다. 대한민국 SEMI.org [email protected] Asia/Seoul public Asia/Seoul 사전등록 바로가기 (등록 마감: 10월 12일(목) 오후 5시)
Event format

등록안내

20220921_100158.jpg

※ 사전등록기간: 2023년 8월 1일(화) 오전 10시 ~ 9월 13일(수) 오후 5시

[등록비용]

가격 SEMI 회원사 비회원사/일반
사전등록 180,000원 210,000원
현장등록 200,000원 230,000원

 

20220921_100158.jpg
대한민국 TEST-Tutorial-2023-Banner_website-squre.jpg 기술

[행사개요]

  • 교육명: SEMI 반도체테스트기술교육 2023
  • 일정: 2023년 9월 21일(목) 오전 9시 – 오후 5시 40분
  • 장소: 서울 코엑스 컨퍼런스룸(남) 4층 402호
  • 언어: 한국어
  • 주최: SEMI

 

[발표기업]

TEST-Tutorial-2023-Marketo-2_0.jpg

 

[기타사항]

  • 등록절차: 등록양식 제출 > 등록비 결제/입금 > 등록 완료(영수증 이메일 수신)
  • 아젠다는 연사 사정에 의하여 임의로 변경될 수 있습니다.
  • 본 교육은 고용노동부 환급과정이 아닙니다.
  • 등록비에는 교재비가 포함되어 있으며 교육 당일 교재를 현장에서 수령하실 수 있습니다.
  • 점심 식사 및 주차권은 지원하지 않습니다.
  • 참석확인증은 교육 종료 이후 9/22(금) 이메일로 발송됩니다.


[문의]

 

[반도체테스트기술교육 2022 후기]

반도체테스트 배경지식 함양

  • 테스트에 대한 기초적인 내용을 알기 쉽게 전체적으로 이해가 가능한 강의였습니다.

  • 평소에 공부를 해도 부족하다 느꼈는데 이번 세미나를 통해서 몰랐던 부분에 대해 알게 되었습니다.

  • 테스트 관련 용어들과 개념을 배웠습니다.

테스트산업의 이해 향상

  • 반도체테스트 시장에 대한 전반적인 이해를 할 수 있었습니다.

  • 히스토리부터 최신 동향까지 잘 정리되어 있어서 좋았고 각 회사의 장비 및 테스트공정에 대해 알 수 있어서 좋았습니다.

  • 여러가지 전반적인 테스트 산업 현황과 테스트 프로세스에 대한 내용들을 들을 수 있어 좋았습니다.

  • 쉽게 듣지 못할 반도체 업계의 현황과 미래에 대해 들을 수 있었습니다.

현업 전문가의 실무적 강의

  • 업계에서 근무하시는 분들을 강사로 모셔서 실무에 필요한 내용에 대해 강의를 들을 수 있어서 좋았습니다.

  • 교육 강사님들이 현재 반도체 시장을 잘 알고 계신 분들이었기 때문에 가장 정확한 정보를 들을 수 있었습니다.

  • 테스트관련 다양한 분야 전문가 교육으로 다방면 지식 확보 가능하였습니다

  • 발표자의 준비가 철저하고 설명을 열심히 해 주셨습니다!

대한민국
코엑스 컨퍼런스룸(남) 4층 402호

8:30 am - 9:00 am

Welcome

9:00 am - 10:20 am
TEST2022_Cohu 고현수 부사장_사진_220907.png
고진수
부사장
Cohu

Semiconductor Test and Market

- Semiconductor Market
- IC Manufacturing process
- ATE system architecture
- ATE Instrument structure
- Introduction of IC test

※ 연사정보

10:20 am - 10:35 am

Break

10:35 am - 11:55 am
오종익 Teradyne 상무 사진.png
오종익
상무
Teradyne

Mobile SOC RF Test Introduction

최근 초연결성 환경의 구축을 위해 반드시 필요한 RF device 및 marker trend 에 대해 소개하며, 최신(mmWave) 및 전통적으로 사용되고 있는 RF device 들의 test 를 위해 필요한 조건 및 각각의 test 항목에 대한 이해를 통해 보다 effective 한 Test 환경 구축 방법에 대해 이해하는 시간이 되기를 바랍니다.

※ 연사정보

11:55 am - 1:10 pm

Lunch

1:10 pm - 2:30 pm
TF_Advantest_Jeongseob Kim.jpg
김정섭
상무
Advantest

Power & Analog Test Introduction

LED driver, PMIC, BMIC , IGBT, Silicon Carbide등 Mobile, Automotive향 Power application의 전반적인 구조 및 동작을 설명하고 test에 필요한 기본적인 요소를 이해하도록 한다. 또한 이를 측정하기 위한 ATE hardware및 device의 신뢰도를 최대화할 test방법 및 환경에 대해 설명합니다.

※ 연사정보

2:30 pm - 2:45 pm

Break

2:45 pm - 4:05 pm
20230804_161746.jpg
이기철
TL
SK하이닉스

DRAM:Wafer & Package

- Test Introduction
- Wafer Test Process Overview
- Package Test Process Overview
- Memory Test Hardware System Introduction

※ 연사정보

4:05 pm - 4:20 pm

Break

4:20 pm - 5:40 pm
TEST2022_KIST 장준연 분원장_사진_220908.JPG
장준연
박사
KIST

Future Memory Devices

DRAM 등으로 대변되는 메모리소자는 지속적인 크기 축소에 따라 10nm공정기술이 적용되고 있으며 수년내에 그 한계에 도달할 것으로 예측되고 있다. 더구나 모바일기기의 확산으로 초저전력 비휘발성 메모리소자에 대한 기술개발이 강하게 요구되고 있다. 기존 메모리소자를 대체할 수 있는 차세대 비휘발성 메모리 소자로 상변화메모리, 저항메모리, 스핀메모리 소자등이 거론되고 있는데 본 강의에서는 미래 메모리 소자로 주목 받고 있는 소자들을 소개 한다.

※ 연사정보

SEMI 반도체테스트기술교육은 DC, AC, Logic IC 기초 테스트 기술부터, 최근 크게 상용화되고 있는 모바일/IoT 관련 IC 응용 테스트 개발에 필수적인 SOC, RF, VLSI, 메모리, PMIC 테스트 기술에 대해 다루고 있습니다. 반도체 테스트 기초교육과 기업 현장에서 실제 개발되고 있는 차세대 응용기술을 소개하고, 기존의 세미나 형태를 벗어나 실무교육 위주로 반도체 관련 분야 인력들의 현업 능력을 높이는 것을 목표로 하고 있습니다. 관심 있는 여러분의 많은 참여 부탁드립니다.

Off Add to Calendar 2023-09-21 00:00:00 2023-09-21 00:00:00 SEMI 반도체테스트기술교육 2023 SEMI 반도체테스트기술교육은 DC, AC, Logic IC 기초 테스트 기술부터, 최근 크게 상용화되고 있는 모바일/IoT 관련 IC 응용 테스트 개발에 필수적인 SOC, RF, VLSI, 메모리, PMIC 테스트 기술에 대해 다루고 있습니다. 반도체 테스트 기초교육과 기업 현장에서 실제 개발되고 있는 차세대 응용기술을 소개하고, 기존의 세미나 형태를 벗어나 실무교육 위주로 반도체 관련 분야 인력들의 현업 능력을 높이는 것을 목표로 하고 있습니다. 관심 있는 여러분의 많은 참여 부탁드립니다. 대한민국 코엑스 컨퍼런스룸(남) 4층 402호 SEMI.org [email protected] Asia/Seoul public Asia/Seoul

등록안내

Registration

사전등록 마감일: 2023년 8월 29일(화) 오후 5시

등록비용

  • 사전등록 (8월 29일 화요일까지)
가격 SEMI 회원사 비회원사
1개 세션 12만원 15만원
2개 세션 20만원 24만원

 

  • 현장등록
가격 SEMI 회원사 비회원사
1개 세션 15만원 18만원
2개 세션 24만원 29만원
Registration
대한민국 등록 바로가기 APS_Banner_2023.06.14_squre2.jpg 비즈니스 기술

OVERVIEW

  • 행사명: Advanced Packaging Summit 2023
  • 날짜: 2023년 9월 5일(화)
  • 시간: 오전 9시-오후 5시 30분
  • 장소: 수원컨벤션센터 3홀
  • 언어: 한국어/영어 (동시통역이 제공됩니다)
  • 주최: SEMI

 

SPONSORS

APS_sponsor_lam.jpg APS_sponsor_simmtech.jpg APS_sponsor_kla.jpg APS_sponsor_hami.jpg
APS_sponsor_protec.jpg APS_sponsor_tel.jpg   

 

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NOTICE

  • 아젠다는 연사 사정에 의하여 임의로 변경될 수 있습니다.
  • 행사 종료 후 참석자들에게 연사 동의를 얻은 자료에 한하여 발표자료를 공유드릴 예정입니다.

 

CONTACT

대한민국
수원컨벤션센터

Session 1: High-Performance Computing

9:00 am - 9:30 am
1_Xin Wu_AMD
Xin Wu
Corporate Vice President, Silicon Technology
AMD

Hetero Integration, High Performance Computing and AI

Xin Wu received PhD and MSc from University of California Berkeley USA and Peking University, China, respectively. Since 1993, he has worked in Xilinx (acquired by AMD in 2022) from 0.6um till 2nm generations of technologies and products, from many foundries and suppliers. His responsibilities include silicon, hetero-integration, advanced packaging, thermal mechanical solutions and many other technologies development.

※ Abstract

9:30 am - 10:00 am
2_KI ILL MOON.jpg
Ki Ill Moon
VP, Head of PKG Tech. Development
SK hynix

PKG Interconnection Technology for HBM

Mr. Moon is currently working as a technical leader (VP) for package technology development, in SK hynix. He has more than 25 years’ experience in semiconductor package development including wafer level, flip chip and 2.5D/ 3D packaging as well as conventional package.

He previously served as package development project manager for package material, process and equipment until assuming his current role in 2022. And he has been involved in the development and mass production of NAND Flash, DRAM/ Mobile, MCP, RDL, Flip chip, WLCSP and TSV.

He received degree in chemistry from Sogang University in Seoul, Korea.

※ Abstract

10:00 am - 10:30 am
그림1.png
Donghan Kim
Sr Staff / Head of SCSD
Synopsys

The next wave of Semiconductor Innovation – Multi-die system solution

Donghan Kim is a leader of Strategy Collaboration Solution Development at Synopsys Korea. He is responsible for leading 2.5D and 3D multi-die system solution business aiming to offer a complete end-to-end solution for efficient multi-die system integration.
He has more than 20 years of experience in semiconductor industry and has worked extensively on SOC mobile chip designs such as Exynos series at Samsung Electronics. He had a strong track record of successfully developing modem, WiFi and Bluetooth chipset products.
He received MS degree in electronic engineering from Sogang university in Seoul Korea where he did research topics on wireless communications and Semiconductor.

10:30 am - 11:00 am
Stefan CHITORAGA_Yole.jpg
Stefan Chitoraga
Technology and Market Analyst, Packaging and Assembly
Yole Group

Status of High-End Performance Packaging (2.5D & 3D) - Technology and Market Trends

Stefan Chitoraga is a Technology and Market Analyst specializing in Packaging and Assembly at Yole Intelligence, part of Yole Group. Within the Semiconductor, Memory & Computing division at Yole, Stefan is focused on advanced packaging platforms and processes, substrates, and PCBs. He is involved daily in the production of technology & market reports and custom consulting projects.

Prior to Yole, Stefan served as a Package Design Engineer at Teledyne E2V for 4 years, where he was in charge of the ceramic package and glass lid development for image sensors, developing mechanical design, routing, electrical and thermal simulations.

Stefan holds a Bachelor’s in Electronics and Computer Science for Industry Applications from the Polytech Grenoble (France).

※ Abstract

11:00 am - 11:20 am

Break

11:20 am - 12:30 pm

Panel Discussion

Session 2: Interconnection Technology for HPC

2:00 pm - 2:30 pm
5_JongsooChoi_Samsung Electronics.jpg
Jongsoo Choi
Principal Professional
Samsung Electronics

Advanced Heterogeneous Integration

Jongsoo Choi, Ph.D. was appointed as head of marketing strategy part at Business Development Team of AVP Business, Samsung Electronics in December 2022, after completing Advanced PKG Task Force for six months. Before his new role, Dr. Choi was responsible for SoC product marketing as a director at System LSI Business from 2014.

Prior to joining the System LSI, Dr. Choi was Principal Engineer, and has led 4G mobile communication standards project at DMC R&D Center (now Samsung Research) since he joined Samsung Electronics in 2005, where he contributed to the 3rd Generation Partnership Project (3GPP) specifications which cover cellular telecommunications technologies, and also served as a vice chairman of 3GPP TSG GERAN from 2007 to 2011.

Dr. Choi received a Ph.D. degree in Electrical Engineering from the University of Ottawa, Ontario, Canada, where he focused research topics on wireless communications and adaptive signal processing.

※ Abstract

2:30 pm - 3:00 pm
6_Biography_Vikas Dubey_Advanced Packaging Summit 2023.jpg
Vikas Dubey
Senior Scientist Systems Packaging
Fraunhofer ENAS

Interconnect via scaling and challenges with hybrid bonding

Dr. Vikas Dubey, is a senior scientist at Fraunhofer ENAS since 2021 with system packaging department. He is into advanced system packaging for more than 10 years. He is currently leading the research activities related to hybrid bonding, collective die to wafer bonding and several other wafer bonding technologies for MEMS/NEMS integration. Besides, in his current role he is directly responsible for project acquisition, managing public and industrial projects and related to advance system integration, hybrid wafer bonding and assembly.
Prior to joining Fraunhofer ENAS he worked as a technology manager at national nanofabrication center (NNFC) at Indian Institute of Sciences, Bangalore. During his time at APTIV services located in hungary, he was responsible for several six sigma projects which lead to million of euros in earnings.
Dr. Dubey received his PhD degree from materials engineering department from KU Leuven, where he worked at imec with his research focused on self-aligned assembly for fine pitch integration.

3:00 pm - 3:30 pm
7_Biography-Advanced Packaging Summit.jpg
Dongshun Bai
Senior Technologist & Business Development Director
Brewer Science

Novel Materials for Advanced Packaging

Dongshun Bai, Ph.D. has been with Brewer Science, Inc. since 2007. Dongshun works as the Senior Technologist & Business Development Director in the Packaging Solutions Business Unit, in charge of technology roadmap direction of new material development for advanced packaging. He also leads the Business Development team and oversees the global business activities for advanced packaging materials.

Dongshun spent his first 10 years at Brewer Science in its Advanced Technologies R&D group. Working as Senior Program Manager and Senior Scientist, he led an R&D team focused on material design and development for advanced packaging. Many materials developed by his team went to commercialization and became the major products in the portfolio.

Dongshun earned a Ph.D. degree in Chemical Engineering from Vanderbilt University, Nashville, TN, USA and a Master of Engineering degree in Chemical Engineering from the National University of Singapore. Dongshun has published numerous papers and patents and delivered many talks, including invited talks at international conferences. He currently serves as a technical committee member for IMAPS and EPTC.

※ Abstract

3:30 pm - 4:00 pm
8_SeokHo Na.jpg
SeokHo Na
Master, Sr. Director, R&D
Amkor Technology Korea

Laser Assisted Bond (LAB) Technology Overview

SeokHo Na joined Amkor Technology Korea in 1996 and worked for R&D engineer until now with responsibility of semiconductor material & process development. Major work is chip to substrate interconnection technology development such as wire bonding, Material Characterization, Flip Chip package CIP (chip to package interaction) and LAB (Laser Assisted Bonding) technology.

Prior to joining Amkor Technology Korea, Na received a bachelor’s degree and master’s’ degree in Material Science & Technology from Yeungnam University, Korea

※ Abstract

4:00 pm - 4:20 pm

Break

4:20 pm - 5:30 pm

Panel Discussion

AI, HPC(High Performace Computing) 등 첨단 어플리케이션의 등장으로 인해 반도체의 미세화 및 고성능화가 가속화되면서 이를 구현하는 차세대 패키징 기술에 대한 수요가 높아지고 있습니다. 이러한 산업의 흐름에 발맞춰 SEMI에서는 Advanced Packaging Summit(APS)을 개최합니다. 올해는 고성능 컴퓨팅(HPC) 및 이를 뒷받침할 Interconnection 기술을 주제로 하여 3D 패키징, HIR(Heterogeneous Integration Roadmap), Hybrid Bonding, LAB(Laser Assisted Bonding), 공급망 관리 등에 대해 다룰 예정입니다. 업계 최고 기술 전문가들이 HPC 시스템을 위한 고밀도, 고대역폭 및 저지연 인터커넥트를 지원하는 고급 패키징 솔루션에 대한 경험을 공유할 뿐만 아니라, 각 세션마다 적극적인 정보 교환의 장으로 활용할 수 있는 패널 토의를 통해 상호 소통이 가능한 컨퍼런스가 될 수 있도록 준비하였습니다. 본 컨퍼런스에서 전문가들과의 비즈니스 네트워크와 더불어 기술과 시장에 대한 인사이트를 발견하시기 바랍니다.

9:00 am - 5:30 pm Off Add to Calendar 2023-09-05 09:00:00 2023-09-05 17:30:00 Advanced Packaging Summit 2023 AI, HPC(High Performace Computing) 등 첨단 어플리케이션의 등장으로 인해 반도체의 미세화 및 고성능화가 가속화되면서 이를 구현하는 차세대 패키징 기술에 대한 수요가 높아지고 있습니다. 이러한 산업의 흐름에 발맞춰 SEMI에서는 Advanced Packaging Summit(APS)을 개최합니다. 올해는 고성능 컴퓨팅(HPC) 및 이를 뒷받침할 Interconnection 기술을 주제로 하여 3D 패키징, HIR(Heterogeneous Integration Roadmap), Hybrid Bonding, LAB(Laser Assisted Bonding), 공급망 관리 등에 대해 다룰 예정입니다. 업계 최고 기술 전문가들이 HPC 시스템을 위한 고밀도, 고대역폭 및 저지연 인터커넥트를 지원하는 고급 패키징 솔루션에 대한 경험을 공유할 뿐만 아니라, 각 세션마다 적극적인 정보 교환의 장으로 활용할 수 있는 패널 토의를 통해 상호 소통이 가능한 컨퍼런스가 될 수 있도록 준비하였습니다. 본 컨퍼런스에서 전문가들과의 비즈니스 네트워크와 더불어 기술과 시장에 대한 인사이트를 발견하시기 바랍니다. 대한민국 수원컨벤션센터 SEMI.org [email protected] Asia/Seoul public Asia/Seoul APS 2025 바로가기
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등록 안내

Registration

※ 사전등록기간: 5/17(수) 오전 10시 ~ 6/20(화) 오후 4시

등록비

  • 사전등록
    • SEMI 회원: 150,000
    • 비회원/학생: 180,000
  • 현장등록
    • SEMI 회원: 180,000
    • 비회원/학생: 200,000
Registration
대한민국 PKG-Tutorial-2023-Banner_2023.05.11_squre.jpg 기술

교육개요

  • 교육명: SEMI 반도체패키징기술교육 2023
  • 일정: 6월 27일 (화) 오전 8시 30분 - 오후 4시 45분
  • 장소: 수원컨벤션센터 203호
  • 주최: SEMI
  • 대상: 패키징 관련 5년 내외 경력 엔지니어
     

등록 안내

  • 사전등록/결제 마감일: 6월 20일(화) 오후 4시
  • 등록절차: 등록양식 제출 > 등록비 결제/입금 > 등록 완료(영수증 이메일 수신)
  • 등록비에는 교재비가 포함되어 있으며 교육 당일 교재를 현장에서 수령하실 수 있습니다.
  • SEMI 회원사 확인 (바로가기)

 

기타 사항

  • 교육내용 및 순서는 강사 사정에 의하여 임의로 변경될 수 있습니다.
  • 본 교육은 고용노동부 환급과정이 아닙니다.
  • 점심 식사는 제공되며, 주차권은 지원하지 않습니다.
  • 참석확인증은 교육 종료 이후 6/28(수) 이메일로 발송됩니다.

 

문의

대한민국
수원컨벤션센터 203호

8:30 am - 9:00 am

Welcome

9:00 am - 10:30 am
서민석.png
서민석
TL
SK하이닉스

Stacking

적층(Stack)기술, 특히 3차원 적층 기술은 패키지 공정을 통해서 반도체 제품의 부가가치를 창출하게 하는 핵심 기술이다. 같은 기능의 칩을 적층하면 기능이 배가 되며, 다른 기능의 칩을 적층하면 한 패키지 제품에서 다양한 기능을 수행하게 함으로써 하나의 칩(chip)을 통해 구현할 수 있는 반도체 제품의 특성, 그 이상을 구현함으로써 부가가치를 더 창출하는 것이다. 이 적층 기술에는 패키지를 적층하는 기술과 칩을 적층하는 기술로 구분 되는데, 특히 칩적층에서는 최근 TSV를 이용하여 전기적 특성을 포함한 여러 특성이 향상되게 만들었다. 이 과정에서는 적층 방법에 따른 기술적 난제와 해결 방법에 대해서 정리하였다.

※ 연사정보

10:30 am - 10:45 am

Break

10:45 am - 12:15 am
서민석.png
서민석
TL
SK하이닉스

WLP

WLP(Wafer Level Package)는 전기적 특성 향상, 열 방출 특성 향상 등 많은 장점을 가지고 있어서 그 자체로서 적용 범위가 넓어지고 있지만, 동시에 적층(stack)기술과 함께 SiP(System in Package)의 핵심 기술이 되고 있다. WLP는 fan in WLCSP, fan out WLCSP와 같이 wafer level로 전 패키지 공정을 진행하는 기술도 있고, flip chip, RDL, TSV같이 패키지 공정의 일부를wafer level로 진행하기도 하는 등 다양한 종류가 있다. 본 과정에서는 각 WLP의 종류와 공정순서, 장단점에 대해서 정리하였다.

※ 연사정보

12:15 am - 1:30 pm

Lunch

1:30 pm - 3:00 pm
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박영배
교수
국립안동대학교

패키지 배선의 전기적 신뢰성

반도체 소자 및 전자 패키지에 적용되는 다양한 금속 배선 및 접합구조에 대한 전기적 신뢰성 기술에 대한 심화 연구 내용을 소개하고자 한다. 첫번째로, 전기적 신뢰성(electromigration) 이론 및 평가 방법에 대해 설명한 후, 무연솔더, 미세범프, TSV 등 다양한 전자패키지내 금속 접합부의 소재 및 구조에 따른 최근 전기적 신뢰성 연구결과들을 소개하고자 한다. 또한 전기적 & 기계적 복합하중에 대한 마이크로 범프의 손상기구에 대해서도 논하고자 한다. 본 강의를 통해 반도체 소자 및 전자패키징 배선의 전기적 신뢰성에 대한 기초이론, 평가기술, 실제 적용결과에 대한 학습을 통해 관련 신뢰성 문제 해결 방안 도출에 도움을 주고자 한다.

※ 연사정보

3:00 pm - 3:15 pm

Break

3:15 pm - 4:45 pm
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박영배
교수
국립안동대학교

패키지 배선의 계면 신뢰성

반도체 소자 및 전자 패키지에 적용되는 다양한 금속 배선 및 접합구조의 계면 신뢰성 기술에 대한 심화 연구 내용을 소개하고자 한다. 계면접착력 이론 및 평가 방법에 대해 설명한 후, 반도체 소자내 신규 배선, FOWLP RDL 배선, Cu-Cu direct bonding, hybrid bonding 등 다양한 배선 계면에 대한 최근 계면 접착력 및 신뢰성 연구결과들을 소개하고자 한다. 본 강의를 통해 반도체 소자 및 전자패키징 배선의 계면 신뢰성에 대한 기초이론, 평가기술, 실제 적용결과에 대한 학습을 통해 관련 신뢰성 문제 해결 방안 도출에 도움을 주고자 한다.

※ 연사정보

반도체 칩의 고성능화, 시스템화가 가속화됨에 따라 반도체 패키징 분야는 갈수록 고도의 집적된 기술이 요구되고 있습니다. 이러한 패키징 분야의 경력 엔지니어를 위해 SEMI는 현 패키징 산업이 주목하는 핵심 주제를 중심으로, 기술에 대한 심도 있는 내용을 다루는 패키징 기술 심화과정을 마련하였습니다.
패키징/테스트/장비 관련 경력 실무자들의 현업 능력을 높이는 것을 목표로 하는 본 교육에 관심 있는 분들의 많은 참여를 기대합니다. 
 

8:30 am - 4:45 pm Off Add to Calendar 2023-06-27 08:30:00 2023-06-27 16:45:00 SEMI 반도체패키징기술교육 2023 반도체 칩의 고성능화, 시스템화가 가속화됨에 따라 반도체 패키징 분야는 갈수록 고도의 집적된 기술이 요구되고 있습니다. 이러한 패키징 분야의 경력 엔지니어를 위해 SEMI는 현 패키징 산업이 주목하는 핵심 주제를 중심으로, 기술에 대한 심도 있는 내용을 다루는 패키징 기술 심화과정을 마련하였습니다. 패키징/테스트/장비 관련 경력 실무자들의 현업 능력을 높이는 것을 목표로 하는 본 교육에 관심 있는 분들의 많은 참여를 기대합니다.    대한민국 수원컨벤션센터 203호 SEMI.org [email protected] America/Los_Angeles public 패키징기술교육 2025 바로가기
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등록안내

Registration

등록비

  • 기초과정 – 5/22(월)
    • SEMI 회원사: 13만원
    • 비회원사: 15만원
  • 심화과정 – 5/23(화)
    • SEMI 회원사: 13만원
    • 비회원사: 15만원

 

등록 및 결제 안내사항

  • 신청 및 결제 마감일: 5월 18일(목) 오후 5시
  • 신청 절차: 신청양식 제출 > 교육비 결제/입금 > 등록 완료(영수증 이메일 수신)
  • 교육비에는 교재비가 포함되어 있으며 교육 당일 교재를 현장에서 수령하실 수 있습니다.
  • SEMI 회원사 확인 (바로가기)
     
Registration
대한민국 안전표준교육_Square_2023.04.03.jpg 기술

교육개요

  • 교육명: SEMI 안전표준교육 2023
  • 일정
    • 기초과정: 2023년 5월 22일(월) 
    • 심화과정: 2023년 5월 23일(화)
  • 장소: 서울, 코엑스 3층, 컨퍼런스룸(남) 300호
  • 주최: SEMI

 

교육과정

  • 기초과정:  반도체 제조장비의 안전성 평가에 사용되는 SEMI S2 표준 내용을 소개하는 1일 이론과정.
    • 일정: 2023년 5월 22일(월) 
    • 대상: 반도체 장비 안전 관련 엔지니어 및 유관 업무 종사자. (설계, 기술영업, 구매 등)
  • 심화과정: 반도체 제조장비의 배기(SEMI S6), 인체공학적 설계(SEMI S8), 전기적 설계(SEMI S22) 및 장비의 탄소배출 평가(SEMI S23)등을 집중적으로 다루는 1일 이론과정.
    • 일정: 2023년 5월 23일(화)
    • 대상: 경력 5년 내외 장비 설계 엔지니어

 

기타사항

  • 교육내용 및 순서는 강사 사정에 의하여 임의로 변경될 수 있습니다.
  • 본 교육은 고용노동부 환급과정이 아닙니다.
  • 참석확인증은 교육 종료 이후 5/24(수) 이메일로 발송됩니다. 
  • 주차 및 점심식사는 지원되지 않습니다.

 

문의

대한민국
코엑스 300호

9:00 am - 9:40 am
blank
전대영
부장
SGS

개요

9:40 am - 9:50 am

휴식

9:50 am - 10:40 am

Safety interlock and Emergency shutdown 1

10:40 am - 10:50 am

휴식

10:50 am - 11:30 am

Safety interlock and Emergency shutdown 2

11:30 am - 11:40 am

휴식

11:40 am - 12:30 pm

Electrical design and fire protection

12:30 pm - 1:30 pm

점심식사

1:30 pm - 2:10 pm

Ergonomic, Mechanical design, Ventilation 1

2:10 pm - 2:20 pm

휴식

2:20 pm - 3:10 pm

Ergonomic, Mechanical design, Ventilation 2

3:10 pm - 3:20 pm

휴식

3:20 pm - 4:00 pm

Environmental, Chemical, Radiation, and Sound pressure level 1

4:00 pm - 4:10 pm

휴식

4:10 pm - 4:50 pm

Environmental, Chemical, Radiation, and Sound pressure level 2

4:50 pm - 5:00 pm

Q&A

9:00 am - 9:40 am
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이석호
연구위원
ICR

SEMI S6 반도체 제조장비 배기평가 가이드라인 (개요)

9:40 am

휴식

9:50 am - 10:40 am

SEMI S6 반도체 제조장비 배기평가 가이드라인 (배기성능평가 절차 및 사례)

10:40 am - 10:50 am

휴식

10:50 am - 11:30 am

SEMI S23 반도체 제조장비 에너지, 유틸리티 및 재료 절감 가이드라인 (개요)

11:30 am - 11:40 am

휴식

11:40 am - 12:30 pm

SEMI S23 반도체 제조장비 에너지, 유틸리티 및 재료 절감 가이드라인 (에너지소비율 평가 절차)

12:30 pm - 1:30 pm

점심식사

1:30 pm - 2:20 pm
blank
임근영
부장
Safe-world

SEMI S8 반도체 제조장비의 인체공학적 가이드라인 (개요)

2:20 pm - 2:30 pm

휴식

2:30 pm - 3:10 pm

SEMI S22 반도체 제조장비의 전기 설계 안전 가이드라인 (Section 1 - 7)

3:10 pm - 3:20 pm

휴식

3:20 pm - 4:10 pm

SEMI S22 반도체 제조장비의 전기 설계 안전 가이드라인 (Section 8 - 13)

4:10 pm - 4:20 pm

휴식

4:20 pm - 5:00 pm

SEMI S22 반도체 제조장비의 전기 설계 안전 가이드라인(Testing & Question)

- Standards

SEMI 안전표준은 전 세계 주요 반도체 제조사들에게 널리 채택되어 사용되고 있는 산업표준으로 안전한 반도체 제조장비를 설계하고 이를 평가하는데 매우 중요한 역할을 하고 있습니다. 본 교육에서는 이러한 SEMI 안전표준을 사용하는데 도움이 될 수 있도록 표준의 내용 및 적용 사례등을 소개하고자 합니다. 

Off Add to Calendar 2023-05-22 00:00:00 2023-05-23 00:00:00 SEMI 안전표준교육 2023 SEMI 안전표준은 전 세계 주요 반도체 제조사들에게 널리 채택되어 사용되고 있는 산업표준으로 안전한 반도체 제조장비를 설계하고 이를 평가하는데 매우 중요한 역할을 하고 있습니다. 본 교육에서는 이러한 SEMI 안전표준을 사용하는데 도움이 될 수 있도록 표준의 내용 및 적용 사례등을 소개하고자 합니다.  대한민국 코엑스 300호 SEMI.org [email protected] Asia/Seoul public Asia/Seoul
대한민국 등록 바로가기 버튼1 등록 바로가기 버튼2 SPT hands on 기술

교육개요

  • 교육명: 대학생을 위한 반도체공정실습교육 2023
  • 대상: 이공계 학부생(휴학생, 23년 상반기 이후 졸업자 포함), 석사/박사/동시재직자 제외
  • 장소: 명지대학교 자연캠퍼스 제3공학관 Y19022호 (약도보기)
  • 정원: 회당 15명(3인 1조 운영)
  • 주최: SEMI, 명지대학교 반도체공정진단연구소
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후원사

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교육비

  • 20만원 (중식 미포함)
  • 총 60만원 상당의 교육 프로그램으로, 후원사 지원을 받아 저렴하게 제공하고 있습니다.

 

과정 및 내용

  • 이론 2일 + 실습 2일, 총 4일 과정
  • 이론강의, 안전교육, 단위공정 실습
    1) 이론: Front-End 공정 강의
    2) 실습: 노광, 식각, 박막/증착, 세정 공정
    3) 300mm 장비 견학
  • 반도체 제조공정을 종합적으로 이해하고, 더 나아가 단위공정의 요구사항 및 개선점을 스스로 생각해볼 수 있는 교육

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교육일정

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※등록은 상단의 등록 바로가기 버튼을 클릭해주세요.

 

사전등록 절차

  • 사전등록기간에 구글폼 사전등록양식 제출 ▷ 선착순 예약확인메일 수신 ▷ 사전등록기간 내 재학증명서류 제출 및 등록비 입금 ▷ 사전등록 완료

 

추가모집 절차

  • 사전등록기간에 구글폼 사전등록양식 제출 ▷ 대기번호 안내메일 수신 ▷ 추가모집기간동안 대기자들에게 순차적으로 유선 연락(부재시 자동 취소처리) ▷ 추가모집기간 내 재학증명서류 제출 및 등록비 입금 ▷ 추가모집 완료 

 

Q&A

자주하는 질문은 블로그에 업로드된 Q&A 컨텐츠를 통해 확인할 수 있습니다.

[보러가기]

 

교육문의

대한민국
명지대학교 자연캠퍼스 제3공학관 Y19022호

- Workforce Development

반도체 산업 엔지니어를 꿈꾸는 대학생을 위한 기초 실습교육
반도체 제조공정을 종합적으로 이해하고, 더 나아가 단위공정의 요구사항 및 개선점을 스스로 생각해볼 수 있는 교육

Off Add to Calendar 2023-04-17 00:00:00 2023-09-21 00:00:00 대학생을 위한 반도체공정실습교육 2023 반도체 산업 엔지니어를 꿈꾸는 대학생을 위한 기초 실습교육 반도체 제조공정을 종합적으로 이해하고, 더 나아가 단위공정의 요구사항 및 개선점을 스스로 생각해볼 수 있는 교육 대한민국 명지대학교 자연캠퍼스 제3공학관 Y19022호 SEMI.org [email protected] Asia/Seoul public Asia/Seoul