SEMI 반도체공정기술교육 2024 (하반기)

10:00 am -10:50 am 반도체 산업 현황
10:50 am - 11:05 am Break
11:05 am - 12:15 am 반도체 소자 구조 및 동작 원리
12:15 am – 2:00 pm Lunch
2:00 pm -3:10 pm 실리콘 칩 제작 공정
3:10 pm - 3:25 pm Break
3:25 pm - 4:35 pm 실리콘 칩 제작 공정
4:35 pm - 4:50 pm Adjourn

※ 연사정보

VLSI 기술로 대표되는 반도체 공정 기술에 대하여 다루고자 한다. 전체적인 반도체 기술의 분야와 각각의 관계에 대해서 설명하고 이를 바탕으로 공정 집적 기술에 대하여 설명하면서 각각의 단위공정이 어떻게 적용되는지를 밝히고자 한다. 마지막으로 현재 상용화되어 있는 multiple-gate MOSFET의 공정에 대해서도 간단하게 다루고자 한다.

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현재 전기 전자 산업에서 폭넓게 사용되고 있는 Silicon material의 경우, 낮은 가격으로 고순도의 Silicon을 제작할 수 있고 150mm부터 450mm까지 다양한 Size로 단결정 (Single Crystal)을 성장시킬 수 있다는 장점 때문에 반도체 산업에서 널리 사용되고 있다.
특히 Silicon wafer의 경우, 1916년 Czochralski에 의해 처음으로 단결정 성장 방법이 개발된 이후, 1982년 Vladimir V. Voronkov에 의해 점 결함의 거동 (behaviors of point defects, vacancies and self-interstitials)이 이론적으로 확립되면서 급속도로 그 사용 빈도가 높아지기 시작하였다. 이러한 Silicon wafer의 제작 방법은 크게 Ingot을 성장시키는 growing process와 얇은 원판 형태로 가공하는 wafering process로 나뉘어 설명할 수 있다.
본 강의에서는 Silicon ingot을 성장시키는 growing process와 Wafer의 형상 제어를 목적으로 하는 shaping process, Wafer 표면의 경면을 목적으로 평탄도를 제어하는 Polishing process, 마지막으로 청정도 제어 목적의 Cleaning process를 포함하는 wafering process 설명을 통해 전반적인 wafer 제조 process에 대한 이해를 높일 예정이다.
또한 Silicon wafer의 metrology를 Crystal, Surface, Electrical, Contamination 관점에서 설명함으로써 분석 방법 및 영역에 대한 포괄적 이해를 돕고자 한다.

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리소그래피(Lithography, 노광 공정)는 반도체 공정에서 회로를 구성하기 위한 밑그림을 그리는 단계로 반도체 소자의 집적도를 결정한다. 설계된 반도체 회로를 스캐너 등의 노광 장치를 이용해 웨이퍼 위에 도포한 감광제로 패턴을 전사해 구현하는 공정이다. 본 강의에서는 리소그래프 공정에 대한 기본 개념을 소개하고 마스크, OPC(Optical Proximity Correction), 스캐너 노광 장치, 감광제의 작동 원리를 설명하고 미세 패턴 형성을 위한 차세대 노광 기술에 대해 소개한다.

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Doping 및 Diffusion 공정 (Implantation, Annealing, Oxidation, Nitridation, Deposition)은 지난 50 년간 핵심 반도체 제조 기술로서 고성능 소자 제작을 위해 사용되어 왔으며, 현재도 새로운 기술로서 진화하고 있다. 본 중급 과정에서는 각 공정에 대한 기초, 심화, 응용에서부터 차세대 공정까지 폭넓게 다룰 예정이다. Ion implantation 에서는 목적, 장단점, Hardware 구성, Process 응용, Doping profile, Channeling, Defect, TED, 신기술에 대해 소개한다. Annealing 에서는 목적, 종류 (sRTA, fRTP, LSA), Activation, Junction 조절, 장비 종류 및 Hardware 구성에 대해 소개한다. Oxidation 에서는 산화 Kinetics, 산화막 물성, Defect/Charge, 다양한 산화 방식(Dry, Wet, Plasma, Radical)과 장비에 대한 소개가 이루어진다. Nitridation 에서는 방식(Thermal, Plasma)에 따른 N profile, 소자 특성, 장비에 대해 다룬다. Deposition (LPCVD, ALD) 에서는 증착 Kinetics, 분류 방식, 다양한 박막 종류 (Poly Si, SiO2, Si3N4, SiON, Metal) 및 공정 응용에 대해 소개할 예정이다.

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반도체 소자의 고속화 및 고집적화에 따라 다층배선구조에 있어서 배선층수의 증가와 패턴의 미세화에 대한 요구가 여전히 높다. CMP (Chemical Mechanical Planarization)는 미세패턴을 형성하기 위한 노광장치의 Depth of focus가 작아지면서 광역평탄화를 실현하기 위해 도입되었는데, 현재는 STI, Cu damascene 등 패턴형성 및 TSV 같은 packaging 쪽에도 사용되고 있어 그 중요성이 나날이 커지고 있다. Cleaning은 Particle, Metal, Polymer, Organic contamination, Native Oxide 및 Damaged Layer 등과 같은 Wafer 상의 원하지 않는 물질들을 제거하여, Device Yield를 감소시키는 노광 불량, Gate Oxide 불량, 전기적 접촉저항 불량 및 배선의 단락 등과 같은 결함을 제어하는 모든 공정을 의미한다. 패턴 미세화에 따라 난이 도가 급격히 증대되어 패턴손상 없는 새로운 세정공정개발의 필요성이 커지고 있다. 본 강 의에서는 CMP 및 cleaning의 기본 개념과 필수 구성요소를 장비와 재료 측면에서 살펴보고, 차세대 CMP 및 cleaning의 방향에 대해서 다루고자 한다.

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최근 반도체 집적도가 증가하면서 Patterning 공정에 대한 난이도 역시 급격히 증가하고 있다. 특히 2D 및 3D Patterning을 모두 담당하는 Etching 공정의 중요성은 그 어느 때 보다도 높아진 상황이다. 본 강의에서는 Etching process를 구현하는데 필수적인 Plasma physics 및 engineering을 소개하고, 기본적인 Etching mechanism 및 주요 물질 별 Etching chemistry, 차세대 Etching 기술 트렌드 등을 조망하고자 한다.

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반도체 Device의 고집적화, 고성능화가 급속히 진행됨에 따라 Memory & Logic Devices를 구현하기 위한 공정의 난이도는 급격히 증가되었으며, 그 중 Thin Film Deposition 공정은 그 활용도가 증대되어, 특성 확보 막에서 희생 막까지 그 목적과 활용도가 복잡, 다양화되고, 미세화되어 가고 있다. 또한 Device 제조에 있어서 Metal / Dielectric Thin Film 공정의 비중이 크게 증대됨에 따라, 효율적이고 신뢰성 있는 Thin Film 공정의 확보가 필수적인 요소가 되고 있다. 본 강의에서는 Thin Film Deposition에 대한 Overview로써 증착 방법, 각 Layer의 역할, Device 적용 시 문제점, 그리고 다양한 Thin Film Scheme에 대한 비교, 분석 및 차세대 박막의 방향을 언급함으로써 전반적인 공정에 대한 이해를 증진하고, Thin Film Deposition 개발 방향의 이해도를 증진하고자 한다.

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반도체 패키지란 일반적으로 전공정에서 실리콘에 형성된 회로를 외부로 연결해주고 보호해줄 수 있도록 하는 후공정 단계이다. 반도체가 발전 할수록 더욱 빠르게 동작하고, 다양한 분야에 활용함으로 인해 열방출에 대한 성능과 고 신뢰성을 요구하게 되었다. 최근 AI의 성장을 위해서는 패키지의 발전도 같이 이루어져야 한다는 목소리가 커지고 있다. 이제는 패키지가 외부로 전기적, 기계적 연결하고 열방출, 반도체의 보호에 대한 역할 뿐만 아니라 반도체 회로 소형화의 한계로 패키지에 고속화, 다기능화, 저전력 등의 기능을 요구 하고 있다. 이에 발맞추어 실리콘 관통 적극을 이용하여 HBM(High Band width) 메모리가 등장하고 있으며 이종 칩을 연결하여 새로운 시스템 인 패키지가 만들어지고 있기도 하다. 점점 패키지의 역할이 중요해지고 있는 시점에 맞추어 본 강의에서는 반도체 패키지가 어떤 역할을 하는지 앞으로의 Trend를 소개하고, Substrate를 이용한 일반적인 반도체 패키지 공정과 새로운 시장을 위해 적용되고 있는 flip chip 및 웨이퍼 레벨 패키지 기술 실리콘 관통 전극(TSV)를 이용한 3D 적층 패키지 기술과 이종 칩 연결 기술에 대해 소개하고자 한다.

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반도체 회로 패턴이 점점 미세화 되면서 반도체 소자를 형성하기 위한 공정 진행 방법 또한 점점 어려워지고 복잡해지고 있다. 특히 반도체 제품의 Pattern Shrinkage, SPT/DPT 공정의 확대, 구조변화 등에 따라 다양한 형태의 불량들이 발생할 뿐만 아니라 불량 Size 또한 더욱더 작아지고 있어 제조 공정 과정에서 발생되는 문제점을 빠르고 정확하게 확인 할 수 있는 In-line 계측 기술에 대한 요구가 높아지고 있다. 본 강의에서는 반도체 제조 공정 과정에서 사용되는 Metrology & Inspection 분야의 중요 장치들의 기본적인 작동 원리와 종류를 알아보고, 각 장비들의 활용 사례를 통하여 공정상의 문제점 파악과 해결 방법들을 살펴보고, 향후 신제품 대응에 필요한 차세대 Metrology & Inspection Tools의 개발 Trend에 대해서 다루고자 한다.

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