「SEMIテクノロジーシンポジウム(STS) 2007」開催について

2007年10月1日

「SEMIテクノロジーシンポジウム(STS) 2007」開催について
（12月5日（水）～7日（金）、幕張メッセにて開催）

－　本日よりお申込み受付け開始　－

SEMI（本部：米国カリフォルニア州サンノゼ）は、本年12月5日（水）～7日（金）に幕張メッセ 国際会議場（千葉県千葉市）において「SEMIテクノロジーシンポジウム（STS） 2007」を開催します。

本年のSTSでは、STSとITRS（International Technology Roadmap for Semiconductors： 国際半導体技術ロードマップ）の共同企画として特別セッション「ITRS Public Conference」が初日に開催されます。ITRSは、世界5極（欧州　ESIA、日本　JEITA、韓国　KSIA、米国　SIA、台湾　TSIA）が、今後15年にわたる半導体技術の開発方向を詳細に分析してまとめたものです。本セッションでは、技術の再見直しとして、High-kゲート膜の前倒し、多様化の方向としてMore than Mooreが述べられる予定です。
また、新たに「メモリー」および「マイクロシステム／MEMS」セッションがSTSに加わりました。STSのプログラム構成は次頁以降をご参照ください。

STS基調講演にはインテルのPaolo A. Gargini（パオロ・ガルジーニ）氏をお迎えし、「Welcome to the Era of Equivalent Scaling」と題してご講演いただきます。本講演は12月5日（水）13:15_13:55、幕張メッセ 国際会議場2Ｆ コンベンションホールで行われます。聴講は無料で、事前のお申込みも不要です。聴講を希望される方は、当日、直接会場にお越しください。

STS 2007の開催にあたり、STS 2007プログラム委員長の株式会社荏原製作所 常務執行役員 精密・電子事業カンパニー 装置事業部長 辻村 学（ツジムラ マナブ）氏は次のように述べています。「STSが学術学会の崇高さとシンポジウムの気軽さを併せ持つ世界でも珍しい催しだということはよく知られています。昨年、25周年という一つの時代の区切りを迎え、今年は新たな一歩として次の25年のスタートを切りたいと思っています。そこで今年はまず国際ロードマップ委員会と協調し、半導体技術の将来を俯瞰します。そしてその将来に対して、各界の著名なエンジニア・科学者から有望解もしくはそのヒントを与えて頂きましょう。今年もSTSを通して、一緒に半導体の将来を考えませんか？」

STSは、SEMIが毎年12月にセミコン・ジャパン開催に合わせて開催しているSEMI最大の技術シンポジウムで、世界各国のデバイスメーカーと装置・材料メーカーとの技術交流の場を提供しています。1982年に第1回を開催し、本年で26回目の開催となります。STSでは、半導体プロセス・デバイス技術を中心に先端技術動向、技術課題、その実用化技術が第一線の技術者から発表されます。昨年のSTSでは、基調講演のほかに9つの技術セッションで88講演が行われ、延べ1,024人が参加されました。
STS 2007の参加申込みは、本日10月1日（月）よりセミコン・ジャパンのWebサイトで受付けを開始します。＜セミコン・ジャパン 2007 Webサイト： http://www.semiconjapan.org/＞　また、STS 2007に関するお客様からのお問い合わせは、SEMIジャパン イベント受付（Tel: 03-3222-5993、Email: jeventinfo@semi.org）でお受けします。

SEMIテクノロジーシンポジウム（STS） 2007　開催概要
■会期： 2007年12月5日（水）～7日（金）
■会場： 幕張メッセ国際会議場　（千葉県千葉市）
■主催： SEMI
■プログラムチェア： 株式会社荏原製作所
常務執行役員 精密・電子事業カンパニー 装置事業部長 辻村 学
■申込受付： 10月1日（月）よりセミコン・ジャパン 2007のWebサイトで受付け開始
URL： http://www.semiconjapan.org/
■プログラム構成：  
  基調講演（聴講無料）：
「Welcome to the Era of Equivalent Scaling」
Intel Corporation Paolo A. Gargini（パオロ・ガルジーニ）
過去40年にわたり、ムーアの法則は半導体産業にとって最強の指導原理でした。素子寸法の微細化によって、低コスト、高性能、低消費電力の集積回路を実現し続けてきました。しかしながら、近年、単純な素子寸法の微細化だけでは、高性能と低消費電力を同時に実現することができなくなりました。素子寸法の微細化と同時に、「等価的微細化」が必要です。「等価的微細化」とは、新材料、新プロセス技術、新デバイス構造、メモリセルを縮小するための３次元構造のメモリセルなどを使って、よりよい微細化集積回路を実現する技術です。本講演では、どのような技術が「等価的微細化」の時代に必要とされているかが述べられます。

特別セッション：
「ITRS Public Conference」
ITRS（国際半導体技術ロードマップ）は、世界5極（欧州半導体産業協会(ESIA)、（社）電子情報技術産業協会(JEITA)、韓国半導体産業協会(KSIA)、米国半導体工業会(SIA)、台湾半導体産業協会(TSIA)）が、今後15年にわたる半導体技術の開発方向を詳細に分析してまとめたものです。半導体技術開発者、またLSI設計者にも重要な指針を与えているもので、2007年のITRS Public Conferenceでは、技術の再見直しとしてHigh-kゲート膜の前倒し、多様化の方向としてMore than Mooreが述べられます。

セッション 1：
メモリー メモリー新競争時代 - 拡大する市場を獲得するのはどの技術か？ -
DRAMやNAND FLASHのメモリー市場は、新規アプリケーションへの適用や新興国での消費量増加などにより益々拡大し、更なる微細化による集積化などの厳しい開発競争が繰り広げられていますが、ビット単価が下がらないという問題も表面化しています。一方、最近各種の新規メモリー技術も開発が進んでPRAMでは量産化に向けた動きが本格化しており、今後市場を奪い合う可能性もでてきました。この様な状況を考え、本セッションでは今後のメモリービジネス動向、メモリーデバイスメーカの戦略、また各種メモリー技術の最新開発状況などを紹介します。

セッション 2：
マイクロシステム／MEMS - 新しいMEMSの話題と材料・製造装置 -
シリコン基板の微細加工（マイクロマシニング）を中心に多様な技術を組み合わせて作られるマイクロシステムやMEMSと呼ばれるデバイスは小形で高度な働きをし、各種センサなどシステムの重要な要素として幅広い分野で使用されます。本セッションでは、新しいMEMSの話題や材料・製造装置などに関する最新情報を提供します。

セッション 3：
多層配線 & エッチング - “高性能/高精度（ばらつき制御）”を実現する、次世代多層配線／エッチングにおけるブレークスルー技術 -
本セッションでは、多層配線プロセスについては、ITRSによる45nm以降の技術動向を概観したのち、要素技術としてのCu/Low-k、CMP技術のほか近年実用化研究のさかんなAir-gap技術を紹介します。また、次世代配線技術として光伝送技術、Si貫通電極技術を取り上げます。エッチングプロセスについては、“LER/LWR低減などを含むばらつき制御”が今後ますます重要になります。昨年同様、多層配線関連のエッチング技術の紹介に加えて、デバイスの微細化と共により顕著になるゲート加工等クリティカルレイヤのエッチングに焦点を当てて議論します。

セッション4：
リソグラフィ & マスク - 液浸リソグラフィはテイクオフしたか？ - 最先端のリソグラフィ装置としてNA>1.0の液浸が量産ラインに導入され、実際に生産に使用され始めました。当初指摘された液浸に関わる多くの課題が短い開発期間で解決したとされていますが、本当に課題はすべて解決されたのでしょうか。液浸の本当の実力がこのセッションで明らかになります。液浸を取り巻く現状を紹介し、合わせて高騰する最先端マスクに対する取り組みを紹介します。

セッション5：
マニュファクチャリングサイエンス - 300mmPrime、450mmと次世代工場 - 半導体産業の将来を見据えて、検討が動き出した次世代工場とは何か -
300mm Primeや450mmとして検討が開始された「次世代工場とはなにか。半導体メーカーと装置、搬送、ソフトメーカーに期待されるものはなにか。半導体業界をとりまく市場の変化や微細化、多品種小ロットサイズ化が、なにを要求しているのか。」を話題にします。本セッションでは、製造に従事する異なる役割を有する人々の間における次世代工場の要求を考えます。ISMIやJEITAのガイドラインが要求する次世代工場はなにか。それが半導体メーカーと装置、搬送、ソフトメーカーにどのようなメリットをもたらすのか。各メーカー間の垣根を越えた業務の連携が、どのように実現されていくかを追及します。

セッション6：
テスト - 拡大するテスト技術―品質への挑戦 -
DSM（超微細加工）時代を迎え、半導体デバイスの高性能化・高機能化・高精度化の加速と共に、高信頼性確保に向けたテスト技術開発への挑戦が続けられています。この成功のためには、低コスト化に向けたDFTおよび測定技術、超高速信号テスト技術、測定の信頼性向上の鍵となる測定周辺技術、そして不良解析技術など、多岐に渡る分野の連携が不可欠です。本セッションでは、テスト技術開発の第一線で活躍されている技術者の方々により、最新の研究成果や技術動向を紹介します。

セッション7：
リソグラフィ & マスク 2 - 32nmはダブルパターニングが一歩リード？ -
次世代以降のリソグラフィはまだ混沌としています。EUVL、高屈折率液浸、ML2、Imprint等々のお馴染みの技術の他にSelf-Assemblyなどの新しい概念も提案されています。今現在、次のリソグラフィとしてArFの延命(液浸技術と多重露光の組み合わせ)が他の技術を押さえ一歩リードしているように見えます。しかし切り口を変えてみると、ダブル露光／ダブルパターニングにはマスクに対する新たなチャレンジが求められています。特に、重ね合わせ精度や寸法精度への要求とその取り組み、またマスクデータ処理に必要なDFM（Design for Manufacturability)技術についても注目する必要があります。本セッションでは、マスク技術を含めたリソグラフィ技術の将来を展望します。

セッション8：
先端デバイス - 45nm/32nm世代のデバイスおよびプロセス技術 -
量産がみえてきた45nm世代、それに続く32nm世代と、先端デバイスでは、微細化とともにデバイス性能の維持、消費電力の低減、バラツキの抑制、コストダウンを両立させることが難しくなります。この課題を解決するために、高誘電率絶縁膜や金属ゲート電極などの技術が活発に開発されています。一方、半導体デバイスは自動車用高耐圧デバイスなど広い用途にも用いられています。本セッションでは、第一線の技術者により先端デバイスおよびプロセス技術について解説されます。

セッション9：
パッケージング - 動き出した3次元実装 / LSI Embedded vs. CoC vs. TSV -
電子機器のアプリケーション多様化と、要求機能・技術の集約が、先端SOCだけでは実現しにくい領域に向かい、その結果、SiPがより高度な3次元実装に飛躍しています。今年は続々と製品化され始めた貫通電極（TSV）応用３D-SiPや非TSV積層のCoC、LSIエンベデッド基板に注目し、各々の技術についてそのメリットや将来性について議論します。例年同様、半導体実装に造詣の深いプロがセッションチェアとなり、これらの技術を総合的に解説すると共に、ヨーロッパからIZMやiMECに参加いただき、パネルディスカッションの時間も設けます