多層配線技術セミナー
－たゆまぬ微細化への挑戦と新たなアプリを目指して－

日付：5月27日（水）　10:00-17:00 会場：グランキューブ大阪 参加費用：5月15日(金)まで 26,000円／5月16日(土)以降 33,000円(消費税込) テキスト(CD-ROM)、昼食付 ○ 学校関係者(含学生)特別価格：3,500円(消費税込) テキスト(CD-ROM)、昼食付 学校関係者に該当する方は、「お申込」ボタンをクリックし、ログイン後、「申込情報入力」の画面で、「ユーザー情報編集」ボタンをクリックし、「学生割引の適用」の項目を「対象」にしてください。 プログラムチェア： シャープ(株) 電子デバイス事業本部 NB事業化推進センター NB企画部 副参事 山﨑 治 (株)ルネサステクノロジ 生産本部 ウエハプロセス技術統括部 プロセス開発部 配線成膜開発グループ 主任技師 松浦 正純 プログラム概要 32nm/22nmの多層配線技術を切り拓く新プロセス、新材料に焦点をあて、最新の開発状況と技術革新の方向性を探ります。また、注目を浴びる3次元/TSV配線技術の課題をクローズアップし、そのソリューションを語ります。 アジェンダ
10:00-10:10	セミナー紹介
10:10-10:50	多層配線技術の課題と研究開発動向 (株)東芝　セミコンダクター社 開発主査 松永 範昭 32nm世代以降のCu/Low-k多層配線技術では、電子散乱効果による配線抵抗の増大、多孔質低誘電率膜の導入、微細デュアルダマシン構造への配線埋め込み、信頼性（エレクトロマイグレーション、TDDB）など、これまで以上にその難易度を増している。本講演では多層配線技術開発が直面する課題と解決の方向性を議論する。また、22nm以降に向けた多層配線技術の研究開発動向を紹介する。
10:50-11:30	エアーギャップ配線技術 パナソニック(株)　セミコンダクター社 生産本部 プロセス開発センター プロセスグループ バックエンドチーム チームリーダー 上田 哲也 AGE法（Air Gap Exclusion）でエアーギャップ配線を試作し、ボーダーレスのビア歩留まりを確保するとともに、配線間容量の大幅低減（keff=1.9）を実現した。このエアーギャップ配線が実用上十分な機械強度を有することを物理的手法およびストレスシミュレーションを用いて実証した。 本技術は、32nm以降の高性能多層配線として有望である事を述べる。
11:30-12:10	ポーラスLow-k膜のエッチングダメージ形成メカニズム 富士通マイクロエレクトロニクス(株) デバイス開発統括部 第一プロセス開発部 射場 義久 多層配線パターンの微細化にともない、Low-k膜へのエッチングダメージのさらなる低減化が要求され、そのためには、プラズマ照射中におけるパターン側壁へのラジカル拡散を抑制することが重要である。本内容では、エッチングプラズマのラジカルによるダメージ形成メカニズムを解析し、アッシングプラズマによるダメージとの比較について述べる。また、エッチングダメージの低減化法についても述べる。
12:10-13:00	昼食（12:10-12:30 オーサーズインタビュー）
13:00-13:40	Ruライナーを用いた次世代Cu配線技術 東京エレクトロン(株) 枚葉成膜部 Interconnectグループ グループリーダー 小田島 保志 微細化が進展するにつれて、Cu配線における埋込性、低配線抵抗と高信頼性の両立が益々重要な課題となっており、これらを克服するためのブレイクスルーとなる技術が望まれている。Cuバリア/シードとして、酸化しても低抵抗な特性を示す代表的な材料であるルテニウム（Ru）をCVD法により導入する事により、生産性を確保しつつ上記課題を克服するための取り組みを紹介する。
13:40-14:20	Copper Barrier Seed solution beyond 32nm アプライド マテリアルズ ジャパン(株) メタルデポジション製品事業部 Japan Customer Applications Technology 佐々木 信之 Copper has displaced aluminum to become the standard BEOL metallization material for advanced logic devices by dual damascene feature scaling, low-k integration and reliability performance requirement. With memory devices now transitioning from using Al to Cu, however, Cu BEOL is not a simple technology transfer from logic, like more challenging gap fill extendibility. This presentation is to announce that PVD solution has been proven at 32nm node and has demonstrated strong potential to extend to 22nm. And, in addition, PVD/CVD solution as back-up has been demonstrated to provide an effective solution for 22nm and beyond.
14:20-15:00	Low-k/Cu デュアルダマシンコンタクトによる40nm MOSFET 高周波性能向上 NECエレクトロニクス(株) LSI基礎開発研究所 川原 潤 アナログ高周波性能向上のため、Low-k/Cu デュアルダマシンコンタクトを40nmデバイスにおいて初めて実現した。Low-k/Cu DDコンタクト構造によって、遮断周波数(fT)と最大発振周波数(fmax) を、従来のSiO2/Wプラグコンタクト構造と比較して、それぞれ8%、11%向上させた。Low-k/Cu DDコンタクト構造は寄生抵抗・容量を低減可能であり、高周波特性改善に有効である。
15:00-15:20	休憩（オーサーズインタビュー）
15:20-16:00	ポスト微細化、ウエハ三次元化におけるナノ‐マイクロ多層配線技術 東京大学 大学院 工学系研究科 総合研究機構ナノ工学センター 特任教授 大場 隆之 「原子を半分に加工できない」といった喩え話もさることながら、微細化は近い将来限界を迎える。つまり二次元面の高集積化に限界が訪れる。ポスト微細化、高集積化のカギは三次元化であり、現行の生産性を損なわない基盤技術が求められている。三次元を可能にするのはやはり上下垂直配線であり、Cu-BEOLとの製造的連続性が今後の焦点になる。本講演では開発したWOW (Wafer-on-a-Wafer)技術に基づき、三次元化多層配線の新潮流について述べる。
16:00-16:40	TSVの要素プロセス技術とインテグレーション アプライド マテリアルズ ジャパン(株) 技師長 堀岡 啓治 Through Si Via (TSV)を用いて複数のチップを集積する3次元デバイス技術に対する期待が高まっている。本講演では、アプライドマテリアルズのSiの深堀りエッチングや低温での絶縁膜の堆積技術、バリヤ層の成膜技術などのコア技術を紹介する。また企業の枠を超えたパートナーシップによるインテグレーションについて議論する。
16:40-17:00	オーサーズインタビュー

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