SEMI通信 2017年6月号 Report2

微細化は垂直方向に進むのか? パッケージングは?


SEMI デブラ・フォーグラー

 

トランジスタの微細化はSEMICON Westがその誕生のときから伝統的に取り上げてきたテーマです。今年の開催ではしかし、3Dの微細化、そして同様の目的を達成するためのパッケージングについても探究がされます。SEMICON West 2017のTechXPOTステージで7月13日に提供するセッション「The Economics of Density Scaling」では、講演者たちは、従来からのトランジスタの微細化に加えて、パッケージの微細化のための設計および計測技術の検討に取り組み、また経済的側面も取り上げて、微細化に対する戦略情報を発信します。

SEMIは確定しているApplied Materials、imec、Intel、Rudolph Technologies、Synopsysの講演者にインタビューし、業界の関心の高いこの話題の予告編となる質問をしました。全講演者のリストとプログラムについては、こちらをご覧ください:

http://www.semiconwest.org/programs-catalog/economics-density-scaling

 

パッケージングが次世代デバイスの性能を推進する

Rudolph Technologiesの製品マネージメント担当ディレクター、ガーヴィンダー・シン氏はSEMIに、パッケージングの微細化が次世代のデバイスの性能を推進すると述べました。「デバイス製造の前工程におけるインターコネクトの高密度化と微細化が、現在の標準を超えるパッケージング技術の設計とプロセス制御条件を推し進めています。再配線層(RDL)やシリコン貫通電極(TSV)などの部品の寸法は、サブミクロンの精度の欠陥検査が求められるサイズに達しています。」

シン氏によると、RDLのライン/スペースは5μmに達しており、多数のカスタマーが年末までに2μmまで縮小を進めることが予測されています。「従来のパッケージングの世界で採用されていた検査や計測技術は限界に達し、革新的な新しいソリューションあるいは前工程のソリューションを、コスト効率を考えながらパッケージング分野へ転用することが必要となっています。」

先進のパッケージングメトロロジーでのノウングッドダイ(KGD)の使用数が増えていることについて、シン氏は、経済的な問題として歩留りロスがクローズアップされ、より許容差のタイトなプロセス制御ステップが新たに追加されていると、ダイシング後のカーフチェックの追加を例にして説明しました(図1参照)。

 

SEMI通信レポート2_図1

図1 カーフ測定: 何を計測しているか SOURCE: Rudolph Technologies

 

「カスタマーは、ダイシングプロセス中のダイサーの状態を記録し、検査(チッピング、クラック等)および計測(カーフのマージンとオフセット等)と相関づけるクローズドループシステムを要求しています。カスタマーが目指しているのは、データを使ってシステムの問題を予測し、それ以上の歩留りロスを防ぐためにシステムを停止することです」とシン氏は述べました。

同社では、検査、計測、リソグラフィ、ソフトウェアなど各システムのプロセスフローの統合ソリューションを提供する戦略を打ち出しています。「データこそが、製造およびパッケージングに及ぼすプロセスの統合ソリューションの影響を理解する鍵となります。パネルレベルファンアウトパッケージング(FOPLP)が、これらの異なるシステムの統合を理解するために最適な例だといえます」とシン氏は述べました。彼によると、FOPLPには次の検査・計測プロセスが必要です:

  1. カーフ制御
  2. ダイシフト計測(ダイ位置決め装置の補正とリソグラフィシステムへの情報提供)
  3. オーバーレイおよびパターンの計測
  4. ポリイミド/フォトレジストあるいは金属の残渣検出
  5. RDLの欠陥検出(オープン/ショート/欠け)
  6. RDLの測定(幅、高さ)、バンプの高さと共平面性

シン氏は、これら横断的な連携を管理するためには、さまざまなウェーハやテクノロジーノードのKGDをトラックし、パネルそして最終的なパッケージを再構成する機能がなくてはならないと説明しました。「当社のカスタマーの関心は、スマートマニュファクチャリングに不可欠な、完全なサプライチェーンデータの分析に向けられています。ダイ、パッケージ、ウェーハ毎にデータを切り分け、電気的データ、計測データ、欠陥データをひとつのソースに集中させるソリューションが求められているのです。」ここで登場するのが、異なるファブ、ライン、所在地から生成される「ビッグデータ」という概念です。「ソリューションが成功すれば、データは情報に転じ、情報は洞察力に転じるのです。」

5nmより先について、シン氏は従来からの微細化を持続するプレイヤーも何社かはあるだろうが、パッケージの微細化へのシフトが発生すると見ています。「CMOSの微細化では達成が困難になっている、低消費電力化、待ち時間の短縮、高性能と低価格化の両立への取組みをパッケージの微細化が助けてくれます。業界はスマートフォンのエコシステムの中で部品と技術を組合せ、事実上無限の種類の次世代デバイスを作り出すことになるでしょう」とシン氏は言います。アドバンスト・パッケージングが、ホモジニアス(同種)およびヘテロジニアス(異種)のインテグレーション推進に大きな貢献をするだろうとシン氏は予想しています。

 

設計技術者は不必要なリスクを避ける

7nmから5nmへと進む上での技術課題の検討に際して、Synopsysのフェロー、ジャミル・カワ氏は、新しいノードを採用するか否かの判断材料は、これまで同様、消費電力、性能、面積、準備状況、コスト、歩留りが支配的だと、SEMIに語りました。「設計技術者にとって新しいノードは、現在のノード/設計では得られない利点であることが前提であり、さもなければ不必要なリスクを冒すことになります」とカワ氏は考えます。EDAの見地からは、EUVにクリティカルレイヤーを採用することは、大きな差別化になります。「EUVを採用することで、マスクの枚数を減らし、(より小さな許容差によって)設計の幅を拡げ、そしてこれが大きいのですが、面積を縮小し、アライメントのずれによるバラつきを減らして、歩留りを上げることにつながるのです。」性能が大切なことに変わりはないが、こうしたノードでの採用決定においては、もはや主たる動機ではないと彼は述べました。

同様に、7nmおよび5nmへと業界が進む根拠となる経済的側面についても、EDA/設計の見地からは、性能仕様は重要ではあるが、突出した判断要素ではないと説明しました。「(コバルトやタングステン等の)新材料の使用から生じる設計考慮点、そしてその信頼性、特にエレクトロマイグレーションに対する影響が重要になります。新プロセス技術やEUVの使用による全体的な設計パラメーターの変動も同様に重要です。」

業界が3Dパッケージングや垂直構造といった微細化手法に、よりエキゾチックな戦略に進む前に取り組んできていることから、業界のプレイヤーがとる手法は、経済性、実践性、消費電力に帰着していることが分かるとカワ氏はSEMIに語りました。「最先端のノードは高価であり、多くのアプリケーションはこれを必要としていません。半導体による機能実現には、その機能性と、性能、信頼性、可用性が折り合う技術的スイートスポットがあるのです。」

カワ氏は45nmと65nmのFLASH技術を例にあげました。3Dインテグレーションは、この8年間で著しく成熟し、「したがって、様々な種類のインターポーザー(パッシブ、有機、シリコン)を使った3D、より正確に言えば2D/2.5Dのインテグレーションが取るべき道であり、これによって全世界から最良のものを活用するヘテロジニアス(異種)インテグレーションが可能となるのです。」

今後のEDAの課題に関連して、imecの半導体技術およびシステム担当EVP、アン・スティージョン氏は微細化の継続が困難になる中で、効率的な配置配線が今後も可能であるかを懸念しています。「将来の電子システムの設計フローが、従来型の2D-SoCのホモジニアス技術から3D-SoCのヘテロジニアス技術へと進むためには、実際的な本物の”3D” EDA設計フローの支えが不可欠です」とスティージョン氏は説明しました。

さらにスティージョン氏は、3Dインテグレーション技術は広範な技術をカバーするもので、これによって、様々な密度のインターコネクトでデバイスのインテグレートが可能だと強調しました。「パッケージレベルの数百ミクロンピッチから、デバイスレベルの数百ナノメートルまで、3Dインテグレーションは電子システムの複数の階層からなるインターコネクトを交差させます。これは(寸法が大きなものから微細なものへと)順番に発生するものではなく、3Dインテグレーション技術が使われる全てのインターコネクトの階層で同時的に発生するのです」とスティージョン氏は述べました。

スティージョン氏は、モバイルプロセッサのパッケージオンパッケージ(PoP)、FPGAやGPUのシリコンインターポーザー、DRAMのスタックダイ、イメージセンサのウェーハボンディング、最先端3D NANDの3Dデバイスレベルスタックを例として示しました。「3D技術の導入は、システムレベルからの高バンド幅のインターコネクトの要求によるものであり、このアプローチが経済的に実行可能になったときに浮上するでしょう。この技術進化と、デバイスの微細化、デバイスの性能向上は同時に発生します」と彼女は述べ、さらに、高性能化、低消費電力化、新メモリデバイスといった進化が、高密度の3Dインテグレーション技術によるヘテロジニアス「3Dシステムオンチップ」のニーズを高めるとコメントしました。

 

垂直/3D化がゴールデンタイムに間に合うとは限らない

Applied Materialsのトランジスタおよびインターコネクト技術プロジェクト担当シニアディレクタ、マイク・チャジック氏は、経済性は微細化を推進する大きな要因だが、第一の原動力はプロセスの準備状況、そして変更によって得られる性能であると考えています。「例えば、FinFETを上回る垂直構造のデバイスは確実にデバイスの密度を高めるでしょうが、それらはゴールデンタイムには間に合いません。モノリシック3Dデバイスも同じカテゴリです。可能性は素晴らしいのですが、上層の性能が、製造で必要となる下層のサーマルバジェットの影響を受けるため、まだ実用には至っていません」とチャジック氏は言います。

チャジック氏は、7nmノードは、16/14nmのピッチをアグレッシブに縮小した微細化だと認識しています。「コンタクト金属にコバルトを採用する以外は、7nmノードで材料やアーキテクチャに大きな変化はないでしょう」とチャジック氏はSEMIに語りました。「そして5nmでは、材料をシリコンゲルマニウム(SiGe)に変えるか、アーキテクチャを例えばhGAAに変えることになりそうですが、まだそれを断じるには早いでしょう。」

チップメーカーの判断における、パターン技術の果たす役割の大きさを評価してチャジック氏は、経済面ではどのファウンドリもIDMもコスト構造はそれぞれ異なるので、経済的な動機もそれぞれだと説明しました。「あるファウンドリは7nmを採用するまで、EUVが進展するのを待つことを選択するかもしれませんが、主要なファウンドリは待つことはせずに、Finについては32-34nm、最下層のM1については35-40nmのピッチにするため、SAQP等のパターニングソリューションを採用するでしょう。」

「新しいノードは、それ以前のノードに対して、消費電力、性能、面積、コストでの何らかのアドバンテージを提供するために、大小様々な数多くの変化を伴うでしょう」とチャジック氏は述べました。7nmから5nmへと進む際には、サブ40nmのピッチがSAQPかEUVを必要とするだろうとチャジック氏は示唆しました。「どちらもコスト増になりますが、準備状況には若干の差があります。ですから、おそらくSAQPで7nmの幕が開け、EUVがこれに続いて、カット/ビアに使われ、そして5nmではより多くのレベルで使われるでしょう。」

 

ムーアの法則は生きている

Intelのシニアフェロー、マーク・ボーア氏は、予想通り、ムーアの法則の持続性について熱く語りました。「誤解を招きやすいノード名称に固執せずに、トランジスタ密度という定量的な尺度を使うと、トランジスタ密度が、2年毎にほぼ2倍の割合で大きくなり続けていることが分かります」とボーア氏はSEMIに語りました(図2)。「Intelの10nmテクノロジーは、他社が10nmと呼んでいるテクノロジーと比較して2倍近いトランジスタ密度を提供すると予測しています。」

 

SEMI通信レポート2_図2

図2: Intelの14nmおよび10nmの超微細化(ハイパースケーリング)がトランジスタ1個あたりのコスト(CPT)を低減  SOURCE: Intel

 

半導体産業は、あらゆる種類の予測ロードマップを中止してしまいましたが、ボーア氏は各世代の微細化が、密度/コスト/性能/消費電力の困難なトレードオフと闘ってきたのを見ています。「将来は、ヘテロジニアスインテグレーション技術によって、複数のプロセステクノロジーを組合せて、コンピュート/コミュニケーション/メモリー回路の異なるニーズに対応する例が増えるでしょう」とボーア氏は述べました。

微細化の進行に伴う、経済的判断を促すテクノロジーの検討について、ボーア氏はほとんどの新しいパターニング技術(ダブルパターニング、クアッドパターニング、EUV等々)は、コストと複雑性が増加すると指摘します。「こうした新しいパターニング技術は、コスト上昇に対して最も密度の改善をする場所に、よく考えて使用することが必要です」とボーア氏は述べました。「設計コストも上昇をしていますから、レイアウトのデザインルールにおいても、トランジスタ密度と設計の容易性のバランスをとることが大切です。」

各氏の講演は、SEMICON WestのTechXPOTステージの「The Economics of Density Scaling」(7月13日(木)の14:00-16:00)でお聴きいただけます。このセッションの全講演者のリストとアジェンダの詳細はこちらをご覧ください

 

初出 SEMI Global Update 2017年5月23日号