電子接枝(Electrografting)製程實現高深寬比矽穿孔
資料來源：Claudio Trazzi , Steve Lerner / Alchimer公司

3D-IC設計人員希望有能力製做出高深寬比(HAR > 10:1)的矽穿孔(TSV)設計，減小TSV穿孔群在矽片上的佔用空間，從而大幅改善信號的完整性。事實上，目前傳統的TSV生產供應鏈已較ITRS技術藍圖落後。傳統的解決方案以乾式和濕式製程為基礎，將專門設計應用於MEMS或雙嵌入式的昂貴設備應用在正常的製程容許範圍邊緣或以外。這樣做的結果可能影響產品性能，或者讓技術成本昇高到無法接受的地步。當深寬比AR > 5:1時，物理氣相沈積(PVD)薄膜會出現不連續；同時，奈米塗佈設備如電漿輔助物理氣相沈積、原子層沈積(ALD)等的成本將相當高。

當前，採用一種奈米技術解決方案可實現HAR > 20:1的結構，而成本只有傳統技術的一部分。這種新技術稱為電子接枝製程（Electrografting），可以順著TSV的內壁形成均勻的表面活性薄膜，同時具有連續性和粘著性。這是一種濕式製程，使用標準電鍍設備，因此成本效益極大。

TSV影響3D-IC設計
雖然要將TSV融入主流半導體製程仍需先行解決一些技術難題，但是研究TSV對3D-IC設計流程的影響卻十分必要。整體看來，TSV技術革新受到性能和功能進步等設計要求的帶動；相反的，同樣為技術進步所帶動的多晶片模組(MCM)解決方案卻一直無法進入主流。因此，如果想較為深入地分析SAR TSV技術的主要推動力量，就必須先行探討3D-IC的設計問題。

我們的研究實例是一個移動通信應用的新型CPU子系統，在堆疊封裝(PoP)結構中包含一個ARM11基微處理器、一個2Gb NAND儲存晶片和一個1Mb DRAM晶片，有500個I/O接腳，其中一半用於電源和接地的佈線。另外，需要大約80個內部連接把三個IC連接到PoP中；這樣，信號I/O的總數達330。以低功率65nm技術製作的三星S3C6410最新智慧型電話就是這類CPU子系統的典型應用。

為了分析這一個實例，我們設計了這種子系統的3D-IC堆疊，並且使用TSV技術將三層晶片疊合起來；其中，小型低功率微處理器位於堆疊頂部，兩個存儲IC位於下部。雖然從功耗的角度來看，這種安排並不一定十分理想，但是考慮到對微處理器的低功耗和小尺寸要求，這種作法就顯得比較合理了。當然，也可以使用其它結構，並不會影響利用以上設計所得到的結論。

微處理器實例的技術參數如下：IC尺寸8×8mm，信號TSV總數為330，電源和接地TSV總數為660 （信號 I/O總數的兩倍―根據經驗資料），晶圓成本為$0.10/mm2。

假設共有1000個TSV，穿孔密度可達每mm2有16個，這樣就可以計算出1000個TSV在IC上佔用空間的情況。我們也對深寬比分別為5:1、10:1和20:1的三種TSV進行了比較，前提條件是使它們保持相同的穿孔深度和相同的禁用區標準。表1列出相關資料和實際佔用矽晶片情況。

從表1可以很清楚地看出高深寬比TSV對縮小矽晶片面積的重要影響。節省的矽晶片面積隨TSV深寬比增加而呈急速增長，但隨TSV密度的增大呈線性增長。換句話說，電子接枝製程讓TSV深寬比增加至3倍，讓單位面積的TSV數目增長至8倍。以該實驗性設計來估算，如果採用深寬比為20:1的TSV取代5:1的TSV，單片晶圓的成本收益將可達到$731。

信號完整性
持續微縮TSV的直徑可能嚴重降低信號完整性，這是它的不利之處。穿孔排列得越緊密，串擾和其他寄生效應就會變得越明顯。這個問題本該歸給設計手法去討論，可是TSV製程的限制卻不在單純的設計當中，而應當算作設計最佳實踐的問題。舉例來說，由於需求的TSV數目不斷增多，設計人員便會設計許多TSV信號穿孔周圍的接地遮罩，合理排列TSV，讓各個TSV分別傳送不同的信號；結果，9個小尺寸TSV的傳輸特性可以比1個大尺寸TSV還好（圖1）。

電子接枝製程
如上所述，電子接枝製程是一種操縱表面化學組成和結構和的奈米技術解決方案，應用在導體和半導體表面。它是利用特定先驅物分子與結構表面的原位化學反應激發作用，讓依順結構形狀的薄覆蓋層各能夠自自定向生長。這種技術屬於濕式製程，但與電鍍或塗佈技術不同，它的化學反應發生在矽表面，而不是發生在電解容器或電解槽中。薄膜的各種化學成分直接從晶圓表面的還原反應生成，最終穩態也不呈溶液狀。膜是從矽表面向上生長的，而非向下沈積到矽晶片表面；結果，自晶圓到種晶層形成了具有高度粘著性的共價鍵薄膜堆疊，也因此，電子接枝薄膜能夠依順在各種形狀的表面結構。全部技術(隔離、障壁、種晶)都是使用標準電鍍設備，因此成本大幅下降。

雖然電子接枝製程的技術成本只占傳統製程的一部分，但TSV深寬比超過20:1時形成的隔離和金屬化膜的臺階覆蓋率(底部/頂部厚度比)可以高達90%，且具有極好的粘接性和均勻性，能夠滿足各種類型的電和熱-機械性能要求（表2）。

在電子接枝製程中，來自偏置表面的電子可充當先驅物分子的「鍵合種晶」，在第一層種晶先驅物和表面之間形成共價化學鍵。這是一種不使用噴射或旋轉塗佈技術，就能夠將聚合物絕緣層直接「接枝」到矽表面的有效方法。形成的第一個接植層可用作隔離層（襯墊層），也能發揮化學接枝技術障壁層沈積時的粘接促進劑作用。化學接枝技術和電子接枝技術的原理相同，只是用在非導體表面。使用特定化學材料可以改進障壁催化劑與聚合物之間的粘著性，將二者牢牢地鍵合在一起。然後，濕銅種晶電子接枝到導電障壁上；如此，在高深寬比TSV條件下也能形成高臺階覆蓋率。電化學電解槽非常穩定；薄膜生長速率及厚度分別受電流密度和電荷控制。圖2顯示TSV深寬比18:1，為電子接枝膜完全堆疊覆蓋的矽穿孔SEM照相，清晰可見帶有隔離、障壁和銅種晶的高扇形穿孔的頂部。

降低成本
商用、批量生產的電鍍設備和電子接枝製程所需設備完全相容，因此相較於乾式製程，電子接枝製程擁有非常大的成本優勢。圖3對深寬比為6:1和10:1的TSV晶圓的批量生產成本優勢進行了量化分析，比較每一道薄膜沈積製程(隔離、障壁、種晶)和完整TSV製造流程(深反應式離子蝕刻 + 隔離、障壁、種晶 + 化學機械研磨)的成本。電子接枝製程的成本效益遠遠超過薄膜沈積製程：在進行高速(即廉價)深反應式離子蝕刻製程時，電子接枝薄膜不會受到嚴重扇形邊緣的影響而產生退化；而且，因為臺階覆蓋率提高，晶圓表面只有少量的冗餘材料需要經由化學機械研磨去除。TSV製造流程的總體成本降幅可高達42%（表3）。

結論
TSV技術升級需要擺脫傳統的真空技術加諸於成本與製程的限制。電子接枝製程運用了最尖端的設計原則，是一種適合批量生產、可靠的TSV奈米製造技術。這種技術讓投資在兩方面迅速得到回收：製程方面，成本為傳統技術之半；設計方面，有效利用HAR TSV節省矽晶片面積，可達10倍的效果。半導體產業正從歷史低點復原，此刻正是最佳投資時機。整合元件製造商（IDM）如想擁有專用產品的加工能力，只需要在濕式或乾式製程之間做出抉擇。不過，外包半導體組裝和測試供應商(OSAT)就會遇到更嚴峻的問題了：是繼續採用現階段的晶圓級封裝技術，還是需要購入先進製程昂貴的設備？一些原本訴求系統級效益、前景看好的新型SiP產品，例如積體被動元件(IPD)和Si中間層，可能面臨更大的風險。

作者簡介
Claudio Truzzi是Alchimer公司技術長（CTO），是擁有20年微電子領域工作經驗的半導體系統專家。曾在多家公司擔任要職，並在幾所大學擔任助理教授。發表過許多篇技術文章。

Steve Lerner是Alchimer公司執行長（CEO），擁有30年半導體開發和製造經驗，在推動開發新型一級互連技術方面享有盛名。他創辦了許多家先進封裝和封裝設備公司。